JPS61191122A

JPS61191122A - 位相同期回路

Info

Publication number: JPS61191122A
Application number: JP60031010A
Authority: JP
Inventors: Tetsuo Nagoya; 名古屋　哲雄; Masahiko Motai; 正彦馬渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-02-19
Filing date: 1985-02-19
Publication date: 1986-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は位相、同期回路（以下、ＰＬＬ回路と称する
）に関する。

［発明の技術的背景］従来、第８図に示すようなＰＬＬ回路が使用されている
。

第８図に於いて、１１は周波数比較機能をもつ位相比較
回路で、１．２．１３はその入力端子、１４４．１５は
出力端子である。

第９図にこの位相比較回路１１のタイムチャートの一例
を示す。、入力信号１１（基準信号）、入力信号Ｉ２（
帰還信号）がそれぞれ第９図Ｃａ）、（ｂ）のように与
えられたとき、この位相比較回路１１の出力０１．０２
はそれぞれ第９図（ｄ）、（＋）のよ、うになる。すな
わち、入力周波数が合っていて位相が違う場合、入力信
号■１、Ｉ２の立ち上がりエクジの時間差に応じて出力
信号０１、○２が変化する。例えば、第９図のように、
入力信号すの位相が入力付、号Ｉ２の位相より進んでい
る場合、出力信号０１は、二つの入力付４１”１、Ｉ２
の立ち上がりエツジの時間差に応じた幅をもつパルスと
なる。二つの入力信号■１、Ｉ２の立ち上がりエツジが
同時に入力される場合、つまり、二つの入力信号■１、
Ｉ２の位相が合っている場合、出力信号０１．０２は共
にゲート遅延分のグリッジをもつだけとなる。また、周
波数が大幅に違っている場合、例えば第９図に示すよう
に、入力信号■１の立ち上がりエツジが入力されている
のに入力信号Ｉ２の立ち上がりエツジが入力されていな
い場合、出力信号０１は入力信号１２の立ち上がりエツ
ジが入力されるまでローレベルに下がりっばなしとなる
。なお、第９図に於いて、０３〜０７は位相比較回路１
１の各部の信号波形を示すものである。

第１０図に位相比較回路１１の位相比較特性を示す。位
相比較範囲は一２πから＋２πまでの４πである。

次に、第８図のオペアンプ１７、抵抗１６．１８．２０
，２１、］ンデンサ１９．２２は能動ループ補償フィル
タを構成する。そして、抵抗１６．１８及びコンデンサ
１９でオペアンプ１７の反転入力側のローパスフィルタ
を構成している。

さらに、抵抗２０，２１及びコンデンサ２２によりオペ
アンプ１７の非反転入力側のローパスフィルタを構成し
ている。ここで、オーペアンプ１７の反転及び非反転入
力側の各インピーダンスを等しくとることにより、各ロ
ーパスフィルタの入力端子からみた伝達関数は全て等し
くなる。したがって、位相比較回路１１とこれらローパ
スフィルタを組合せることにより、チャージポンプ機能
を持つことになる。

抵抗２４、コンデンサ２５は次段のローパスフィルタを
構成し、可変容量ダイオード２６、インダクタ２７及び
発振回路２８で電圧制御発振回路、（以下、ＶＣＯと称
する）を構成している。そして、このＶＣＯの出力を分
周回路２９で分周して位相比較回路１１の入力端子１３
に帰還する。

ま゛た、アナログスイッチ２３を第８図に示す位置に挿
入し、ドロップアウト検出信号ＳＤに従ってドロップア
ウト期間はアナログスイッチ２３を開放にし、ｖＣＯに
かかる電圧をコンデンサ２５によりホールドすることで
、ＶＣＯの出力周波数及び位相を保持する。

［背景技術の問題点コしかしながら、上記構成の場合、次のような問題があっ
た。

これを説明するに、まず、第１１図に、第８図に示すア
ナログスイッチ２３により、ｖｃ’ｏにかかる電圧を一
定値にホールドした場合の各部の波形を示す。第１１図
でｏ８゛はオペアンプ１７′の出力である。また、ドロ
ップアウト検出信号ＳＤでハイレベル期間がドロップア
ウト′期間を示す。

今、ドロップアウト期間は入力信号■１がローレ未ルに
固定されるとすると、位相比較回路１１の出力信号０１
はハイレベル、出力信号０２はローレベルになり、ドロ
ップ多ウド期間中はオペアンチ１７の出力信号ｏ８は第
１１図（Ｃ）に示すように大きく変化しでしまう。ドロ
ップアウト検出信号ＳＤがローレベルに戻ると、第８図
の入力端子１２にパルスが入力され、位相比較動作が再
開されるとともに、アナログスイッチ２３が閉じられる
が、オペアンプ１７の出力０８が目標値にたいして大き
くずれてしまっているため、ＰＬＬ回路がロックづ−る
まで時間がかかり、ロックするまでＶＣＯの出力周波数
が大きくずれてしまう欠点があったわけである。

［発明の目的］この発明は上記の事情に対処すべくなされたもので、Ｐ
ＬＬ回路の基準信号にドロップアウトなどの信号欠落が
あった場合に、ドロップアウト期間中はＶＣＯの出力周
波数及び位相をドロップアウト発生直前の値に保持しＪ
また、ドロップアウト期゛間中に、実際の周波数及び位
相が保持した周波数及び位相とずれた場合であってもド
ロップアウト期間終了後に瞬時に再引込みを行なうこと
ができるＰＬＬ回路を提供することを目的とする。

［発明の概要］′ この発明は、ドロップアウト期間、基準信号と帰還信号
の周波数差及び位相差に応じた信号牽出力する比較手段
の周波数比較動作及び位相比較動作を停止するとともに
、この手段の内部の順序回路を初期化してその出力をこ
の手段の次段の能動ループ補償フィルタの出力に変化が
生じないような値に固定するようにしたものである。

［発明の実施例］以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図はこの発明の一実施例の構成を示す回路図である
。なお、第１図に於いて、先の第８図と　゛同一部には
同一符号を付す。

第１図に於いて、先の第８図と異なる点は、位相比較回
路３１の構成が異なる点と、アナログスイッチ２３が省
略されている点にある。

位相比較回路３１に於いて３２〜３３は入力端子であり
、３５．３６は出力端子である。この位相比較回路３１
の入力段のノア回路３１１．３１２は従来の２人カタイ
プから３人カタイプに変更されている。そして、ノア回
路３１１．３１２に入力端子３４よりドロップアウト検
出信号ＳＤが入力されるようになっている。また、ドロ
ップアウト検出信号、ＳＤはゲート遅延用のバッファ回
路３１３を介してオア回路３１４に与えられ、このオア
回路３１４にて４人カノア回路３１５の出力との論理和
をとられた後、ＲＳＳフリップフロラ回路３１６．３１
７のセット端子に入力される。また、信号０１．０２は
それぞれオア回路３１８．３１９から出力される。

第２図、第３図に位相比較回路３１のタイムチャートを
示す。但し、第２図、第３図のタイムチャートは第１図
のオア回路３１４を除いた場合のものである。すなわち
、ノア回路３１５の出力ｏ７を直接Ｒ，Ｓフリップフロ
ップ回路３１６のセット端子に入力しているものとして
タイムチャートを描いている。

第２図のように、ドロップアウト期間に入るタイミング
、すなわち、ドロップアウト検出信、号。

ＳＤがハイレベルになるタイミングが、入力信号ＴＩ（
基準信号）、入力信号Ｉ２（帰還信号）が共にローレベ
ルにあるときに生ずる場合は、出力信号０１．０２共に
、ゲート遅延によるグリッジが生じるだけでハイレベル
を保ち、チャージポンプ機能を有するローパスフィルタ
はその出力をドロップアウト発生直前の電圧レベルに保
つ。したがって、ＶＣＯはその出力周波数及び位相をド
ロップアウト発生直前の周波数及び位相に保つ。

次に、位相比較回路３１の入力信号１１、Ｉ２及びドロ
ップアウト検出信号ＳＤが第３図のタイミングで与えら
れる場合、ドロップアウト期間中、出力信号ｏ１はロー
レベル、出力信号０２はハイレベルに固定される。この
第３図かられかることは、ドロップアウト検出信号ＳＤ
がローリベルからハイレベルに切り変わるタイミングに
於いて、位相比較回路３１の入力信号１１、Ｉ２の一方
がハイレベル、他方がローレベルの場合、ドロップアウ
ト期間中、位相比較回路３１の２？の出力付ローレベル
になるということで、ある。この場合、後段のローパス
フィルタの出力が大きく変動してしまい不都合である。

そこで、第１図のオア（ロ）路３１４を追加して、ＲＳ
フリップ７０ツブ回路３１６．３１７を、ドロップアウ
ト期間中セット状態にすることにより１、出力信号０１
・０２のレベルを強制的にパイレ〉。

ルにすることで上記問題を解決、できる。そのタイムチ
ャートを第、４図に示す。これにより、仝力信号■１、
Ｉ２及びドロップアウト検出信号ＳＤがどのようなタイ
ミングにな４ろうとも、出力、信号　、０１．０２は、
ドロップアウト期間中、ハイレベルになり、後段のロー
パスフィルタはその出力レベルをドロップアウト発生直
前のレベルに保持される。したがつ工、■、、ｃｏの出
力周波数及び位相共にドロップアウト期間変化しない。

　　　　　。

ここで１．バッファ回路３１３は、ドロップアウト発生
時に、ノア回路３１１あるいは３１２の出力信号０３あ
、るいは０４がＲＳＳフリップフロラ回路３１３．３１
７をリセットするタイミングと、ドロップアウト検出信
号ＳＤがオア回、路３１４を通してＲＳＳフリップフロ
ラ回路３１６．３１７をセットするタイミングが重なら
ないようにするための遅延ゲートである。

このように構成される位相比較回路３１は第４図に示さ
れるように、ドロップアウト解除後（ドロップアウト検
出信号ＳＤがローレベルに復帰した後）、即座に、位相
比較動作を行なうことができる。

また、ドロップアウト期間が長い場合、ローパスフィル
タの時定数が反転入力側と非反転入力側とで完全に一致
していると、ローパスフィルタの出力はドロップアウト
期間内で徐々に変化してローパスフィルタの出力周波数
及び位相がドロップアウト発生直前のものとずれてしま
う。しかし、そのωは第８図に示すものと比べ極くわず
かであり、再引込みまでに要する時間は第８図の構成に
比べはるかに小さくできる。

また、位相比較回路３１はデジタル回路であり、外部に
アナログ回路を何等加えていないため、集積回路化にも
適している。

次に、この発明の他の実施例を説明する。第１図の構成
では、ドロップアウト検出信号ＳＤが解除されるタイミ
ングに於いて、その時点での入力信号■１と入力信号Ｉ
２のパルスレベルの状態により、その後の再引込みの状
態が変わってくる。

その様子を第５図、第６図のタイムチャートに示す。な
お、第５図と第６図とでは、入力信号■１と入力信号１
２の位相差は同じで、かつ、入力信号■１の位相が入力
信号Ｉ２の位相より進んでいるものとする。

第５図では、ドロップアウト検８１信号ＳＤの解除タイ
ミングに於いて、入力信号■１、Ｉ２は共にハイレベル
にある。このとぎ、出力信号０１のパルス幅は入力付Ｍ
１１、Ｉ２の位相差に相当する。これに対して、第６図
では、ドロップアウト解除タイミングに、人力信号■１
はハイレベル、入力付＠Ｉ２はローレベルにある。この
ときは、出力信号０２のパルス幅が入力信号１１、Ｉ２
の位相差に相当するようになる。このように、第１図の
構成では、ドロップアラミル検出信号ＳＤの解除タイミ
ングによって位相誤差信号出力が２通りになる可能性が
ある。特に、第６図のタイミングでドロップアウト検出
信号ＳＤが解除された場合、入力信号１１の方が入力信
号■２の方より位相が進んでいるにもかかわらず、ドロ
ップアウト解除信号ＳＤが解除された後に入る立ち上が
りエツジが入力信号Ｉ２の方が早いので、入力信号Ｉ２
の方が入力信号１１の方より位相が進んでいると判断さ
れ、出力信号０２の方が位相誤差信号出力となってしま
う。この為、ますます、入力信号■２の位相が遅れ、丁
度、入力信号Ｉ２が入力信号■１に比べ１周期分ずれた
ところで、入力信号１１と入力信号Ｉ２の立ち上がりエ
ツジが一致し、その時点から正常の引込み動作に移る為
、引込み時間が第５図の動作に比べ余計に必要となる。

このような問題に対処するために、第７図の実施例では
、ドロップアウト検出信号ＳＤの解除タイミングとして
、常に、先の第５図に示すようなタイミングを得ること
ができるように構成している。すなわち、この第７図の
実施例では、アンド回路３１８で２つの入力信号■１、
Ｉ２の論理積をとり、その出力でドロップアウト検出信
号ＳＤをＤフリツプフロツプ回路３１９にラッチするこ
とにより、２つの入力信号■１、Ｉ２が共にハイレベル
のとき、ドロップアウト検出信号ＳＤの有効（立ち上が
り）及び無効（立ち□下がり）タイミングを決定するよ
うになっている。これにより、Ｄフリップフロラプ回路
３１９の出力信号０１０は、第５図のドロップアウト検
出信号ＳＤのタイミングと等しくなり、常に、入力信号
１１、Ｉ２がハイレベルのときにドロップアウト検出信
号ＳＤが解除されることになる。したがって、ドロップ
アウトの終了後に位相誤差信号出力のパターンが２通り
になることがな（なる。なお、以上の処理は、２つの入
力信号が共にローレベルのとき実行されるようにしても
よい。

［発明の効果］以上説明したようは、この発明は従来使用されていた■
ＣＯの入力電圧保持の為のサンプルホールド回路を除き
、代わりに、ドロップアウト発生−１４＝期間は位相比較手段に対する基準信号と帰還信号の入力
を禁止し、周波数比較機能と位相比較機能を停止させる
ととに、ドロップアウト検出信号により、位相比較手段
の内部の順序回路を初期化し、位相比較手段の出力を次
段のローパスフィル欠出力が変化しないような条件に固
定するようにしたものである。したがって、この発明に
よれば、ドロップアウト期間に於けるＶＣＯの出力周波
数及び位相をドロップアウト発生直前の周波数及び位相
に保持することができるとともに保持した周波数及び位
相がドロップアウト終了時に於ける実際の値とずれた場
合であっても、瞬時に再引込みを行なうことが可能なＰ
ＬＬ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実゛施例の構成を説明する為の回
路図、第２図〜第４図は第１図の動作を説明するための
タイムチャート、第５図、第６図はこの発明の他の実施
例を説明する為のタイムチャート、第７図はこの発明の
他の実施例の構成を示す回路図、第８図は従来のＰＬＬ
回路を示す回路図、第９図は第８図の動作を説明する為
のタイムチャート、第１０図は同じく位相比較特性を示
す特性図、第１１図は同じく信号波形図である。１６．１８．２０．２１．２４・・・抵抗、１７・・・
オペアンプ、１９．２２．２５・・・コンデンサ、２６
・・・可変容量ダイオード、２７・・・インダクタ、′
２８・・・発振回路、２９・・・分周回路、３１・・・
位相比較回路、３２〜３４・・・入力端子、３５．３６
・・・出力端子、３１１．３１２．３１５・・・ノア回
路、３１４．３１８．３１９・・・オア回路、３１３・
・・バッファ回路、３１６．３１７・・・ＳＲフリップ
フロップ回路、５３２０・・・アンド回路、３２１・・
・Ｄフリップフロラフ回路。出願人代理人　弁理士　鈴江武彦＝”　’；２３エ８８８舅　８

Claims

【特許請求の範囲】基準信号と帰還信号とを比較し、両信号の周波数差及び
位相差に対応した信号を出力する比較手段と、この比較手段の出力信号を積分する能動ループ補償フィ
ルタと、このフィルタの出力レベルに従って発振出力周波数が制
御され、その発振出力信号を上記帰還信号として上記比
較手段に与える電圧制御発振手段と、上記基準信号に信号欠落が発生している期間、上記比較
手段に対する上記基準信号と帰還信号の入力を禁止する
ことにより、この比較手段の動作を停止する停止手段と
、上記基準信号に信号欠落が発生している期間、上記比較
手段の内部の順序回路を初期化することにより、この比
較手段の出力を上記フィルタの出力が変化しないような
値に固定する初期化手段とを具備したことを特徴とする
位相同期回路。