KR19990080477A - 전송시스템의 디지털 처리 위상동기루프장치 - Google Patents

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Abstract

본 발명은 전송시스템의 디지털 처리 위상동기루프장치에 관한 것으로, 소정 주기를 가지는 클럭 신호와 기준신호 및 궤환신호가 인가되고 클럭신호에 의해 기준신호와 궤환신호의 위상 차이를 검출하여 소정 비트의 디지털 데이터로 출력하는 위상검출기와, 위상검출기의 인터럽트 요청에 의해 소정 비트의 디지털 데이터를 읽어들여 읽은 디지털 데이터에 대해 소정 대역폭으로 디지털 저역 통과 필터링을 수행하여 소정 비트의 디지털 데이터의 형태로 출력하는 루프필터와, 소정 전압 레벨 범위 내에서 루프필터로부터 출력되는 소정 비트 디지털 데이터에 대응하는 소정 레벨의 전압을 출력하는 디지털/아날로그 변환기와, 디지털/아날로그 변환기로부터 출력되는 전압 레벨에 따라 주파수를 가변 하여 출력하는 전압제어발진기와, 전압제어발진기의 출력 주파수를 분주하여 분주에 의한 주파수를 가지는 궤환신호를 발생하는 분주기와, 초기화를 요구하는 프로세서 제어신호를 기준신호와 클럭신호에 의해 순차적으로 클럭킹 하여 검출한 클럭신호의 한 주기를 분주기의 클리어신호로 인가하는 제어로직으로 디지털 처리 위상동기루프장치를 구현하였다.

Description

전송시스템의 디지털 처리 위상동기루프장치
본 발명은 전송시스템의 클럭발생장치에 관한 것으로, 특히 클럭발생장치에 구비된 위상 동기 루프회로에 관한 것이다.
통상적으로 전송시스템에서는 각 노드, 즉 일 예로 교환기 간 또는 노드 내, 즉 교환기 내의 동기 타이밍 신호를 정합 시키기 위한 회로로 클럭발생장치를 내장하고 있으며, 상기 클럭발생장치는 출력신호를 궤환(feed-back) 시켜 위상 차를 보상하는 위상동기루프(Phase-locked Loop, 이하 "PLL"이라 칭함)를 가진다.
종래 클럭발생장치에 구비된 PLL은 아날로그(Analog) 방식으로 설계되며, 상기 아날로그 방식으로 설계된 PLL은 비동기 디지털 계층(PDH:Plesynchronous Digital Hierarchy) 방식에 사용되거나 일부에서는 동기 디지털 계층(Synchronous Digital Hierarchy, 이하"SDH"라 칭함) 방식에서도 사용되고 있다.
상기한 종래 아날로그 PLL 회로를 간략화 하여 도시하면 도 1과 같다. 상기 도 1에서 알 수 있듯이 종래 PLL 회로는 위상 검출기(Phase Detector) 100, 루프필터(Loop Filter) 110, 전압제어 크리스털 발진기(Voltage-controlled crystal Oscillator, 이하 "VCXO"라 칭함) 120 및 분주기 130으로 구성된다. 상기 위상검출기 100은 여러 가지 방법으로 설계될 수 있으나 이하 설명에서는 플립플럽(flip-flop)을 이용한 2 상태(2-state) 위상검출기를 예로 사용하였다. 또한 도 1에 도시된 Vi는 기준신호(Reference Signal)를 나타내며, Vo는 내부 오실레이터로부터 분주되어 궤환된 신호를 나타낸다.
상기 위상검출기 100의 동작을 보면, 기준신호 Vi의 상승 에지(rising edge)에서 플립플럽 104의 출력을 클럭킹(clocking)하여 배타적 논리합(exclusive-OR) 연산자 106의 출력 Vd가 +Vdm이 된다. 그 후 Vo의 상승 에지에서 플립플럽 102로부터 입력되는 하이를 클럭킹 하여 상기 배타적 논리합 연산자 106의 출력을 -Vdm으로 만든다. 이와 같이 두 개의 상태로 변화되면서 Vi와 Vo사이의 위상 차이가 상기 배타적 논리합 연산자 106의 출력으로 나타나게 된다.
상기한 동작에 따른 타이밍을 도면으로 도시하면 도 2에 나타낸 바와 같으며, 위상차이가 선형적으로 증가함에 따라 상기 도2에 점선으로 표시된 평균 위상 차 Vd가 어떻게 변화하는 가를 보여주고 있다.
상기한 바와 같이 위상검출기 100을 통해 얻어지는 위상 차 Vd는 루프필터 110을 통과하게 된다. 상기 도 1에서 보여지는 루프필터 110은 기능적으로 설명하기 위해 간략화 시켰지만 실제로는 상기 도 1에 나타낸 것 보다 훨씬 복잡하다. 상기 도 1에는 한 개의 전력증폭기(OP-Amp) 112를 이용한 액티브 루프필터(active loop filter) 회로 110을 예로 들었다. 이러한 형태의 루프필터 110은 저항 R1, R2와 커패시터 C 값의 조정에 따라 대역폭(bandwidth)이 설정되며, 저역통과필터(Low-pass filter)의 기능을 수행하게 된다. 이때 상기 위상검출기 100으로부터 인가되는 평균 위상 차 Vd는 상기 저역통과필터 110을 통과하게 되고, 이에 따른 출력은 전압으로 나타나게 된다. 상기 전압은 다시 VCXO 120의 전압 제어 단자로 인가되어 오실레이터의 출력 주파수를 변화시킨다. 한편 상기 출력 주파수는 분주기 130에 의해 분주된 후 상기 기준신호 Vi와 비교하는 상기 위상검출기 100의 입력으로 궤환 된다.
상기한 바와 같은 동작 및 회로 구성이 종래의 아날로그 PLL이며, 상기 아날로그 PLL은 종래 PDH 방식을 사용하는 전송장비에서 주로 사용되었다. 하지만 상기 아날로그 PLL은 그 구성에서도 알 수 있듯이 아날로그 수동 소자를 사용하기 때문에 하드웨어(Hardware)가 복잡하게 되고, 특히 잡음에 약하다. 그 이유는 위상검출기 100을 구성하고 있는 플립플럽 102와 104는 일종의 기억 소자로써 작용하므로 잡음의 영향이 현재의 입력 잡음뿐만 아니라 과거의 입력 잡음까지 동시에 포함하고 있기 때문이며, 또한 기준신호의 상실 등 외부장애로 인해 PLL이 불안정하게 동작하기 때문에 높은 안정성을 가지는 클럭을 공급할 수 없다. 또한 기능적인 면에서 종래의 아날로그 PLL을 사용하여 홀드오버(Holdover) 기능을 구현하는데는 하드웨어 설계 상 큰 부담이 되었다.
상기한 홀드오버(Holdover) 기능이란 PLL이 정상적으로 동작하여 동기가 이루어져 있다가 기준신호를 상실하였을 경우 그때까지의 클럭 품질을 유지해 주는 기능으로서 시스템 클럭의 공급을 요구하는 장치의 기능으로는 아주 중요하다. 이런 이유로 인해 현재의 전송장비인 SDH 방식을 사용하는 장비에서는 상기한 아날로그 PLL을 사용하기가 어렵다.
다시 말해 종래의 PLL은 아날로그 소자를 사용하여 설계되기 때문에 소자들간의 정합 문제 및 프린트 배선 회로용 기판(PCB: Printed Circuit Board)에서 생길 수 있는 잡음(noise) 처리 문제가 발생하였다. 또한 종래의 아날로그 PLL에서 홀드오버 기능을 구현하기 위해서는 큰 용량의 로직회로가 요구되었으며, 저역통과필터의 대역폭을 변경하는 면에서도 종래의 아날로그 PLL은 사용하는 아날로그 소자를 교체하여야 하는데 이로 인해 소자들간의 정합 문제가 발생하였다.
따라서 상기한 문제점을 해결하기 위한 본 발명의 목적은 하드웨어에서 발생할 수 있는 잡음을 최소화하기 위해 모든 구성을 디지털화 하여 처리하는 디지털 처리 위상동기루프장치를 제공함에 있다.
본 발명의 다른 목적은 홀드오버 기능에 따른 하드웨어의 부담을 줄이기 위해 홀드오버 기능을 프로세서를 사용하여 구현한 디지털 처리 위상동기루프장치를 제공함에 있다.
본 발명의 또 다른 목적은 대역폭의 변경을 프로그램의 수정만으로 가능하도록 저역통과필터를 펌웨어로 구현한 디지털 처리 위상동기루프장치를 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명은 소정 주기를 가지는 클럭 신호와 기준신호 및 궤환신호가 인가되고 상기 클럭신호에 의해 상기 기준신호와 궤환신호의 위상 차이를 검출하여 소정 비트의 디지털 데이터로 출력하는 위상검출기와, 상기 위상검출기의 인터럽트 요청에 의해 상기 소정 비트의 디지털 데이터를 읽어들여 상기 읽은 디지털 데이터에 대해 소정 대역폭으로 디지털 저역 통과 필터링을 수행하여 소정 비트의 디지털 데이터의 형태로 출력하는 루프필터와, 소정 전압 레벨 범위 내에서 상기 루프필터로부터 출력되는 소정 비트 디지털 데이터에 대응하는 소정 레벨의 전압을 출력하는 디지털/아날로그 변환기와, 상기 디지털/아날로그 변환기로부터 출력되는 전압 레벨에 따라 주파수를 가변 하여 출력하는 전압제어발진기와, 상기 전압제어발진기의 출력 주파수를 분주하여 상기 분주에 의한 주파수를 가지는 상기 궤환신호를 발생하는 분주기와, 초기화를 요구하는 프로세서 제어신호를 상기 기준신호와 상기 클럭신호에 의해 순차적으로 클럭킹 하여 검출한 상기 클럭신호의 한 주기를 상기 분주기의 클리어신호로 인가하는 제어로직으로 구성한 전송시스템의 디지털 처리 위상동기루프장치를 구현하였다.
도 1은 종래의 아날로그 위상 동기 루프회로를 간략화 하여 도시한 도면.
도 2는 도 1에 도시된 위상 검출부의 타이밍을 도시한 도면.
도 3은 본 발명의 일 실시 예에 따른 디지털 처리 위상 동기 루프의 블록 구성 도시한 도면.
도 4는 도 3의 분주기와 제어로직의 상세 회로를 도시한 도면.
도 5는 도 3의 위상 검출부의 상세 회로를 도시한 도면.
도 6은 도 5의 구성을 가지는 위상 검출부의 타이밍을 도시한 도면.
도 7은 도 3에 도시된 루프필터에서 수행되는 제어 흐름을 도시한 도면.
도 8은 도 3의 구성을 가지는 디지털 처리 위상 동기 루프를 모델링 하여 도시한 도면.
도 9는 도 6에 도시된 타이밍의 부분을 확대하여 도시한 도면.
이하 본 발명의 바람직한 일 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 우선, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명의 실시 예에 따른 구성은 도 3에 도시된 바와 같으며, 상기 도 3과 같은 구성을 가지는 회로를 디지털 처리 위상동기루프(Digital-Processing Phase Locked Loop, 이하 "DPPLL"이라 칭함)라 한다.
상기 DPPLL 구성의 일 예를 상기 도 3을 참조하여 살펴보면, 위상검출기 210은 기준신호(일 예로 500 헤르쯔(Hz))와 분주기 250에서 분주된 클럭신호(일 예로 4Khz)의 위상 차이를 검출하여 16비트 데이터로 출력한다. 루프필터 220은 마이크로 프로세서의 펌웨어(firmware)로 설계되었으며, 상기 위상검출기 210의 출력인 16비트 데이터를 읽어들여 소정 대역폭으로 디지털 저역 통과 필터링(Digital Low-Pass Filtering)을 수행한다. 또한 상기 필터링 된 결과는 다시 16비트 데이터의 형태로 출력하며, 일 예로 상기 소정 대역폭을 1.1Hz(고속모드에서는 3.0Hz)로 구현한다. 디지털/아날로그 변환기(Digital/Analog Converter, 이하 "D/A 변환기"라 칭함) 230은 상기 루프필터 220으로부터 출력되는 16비트 데이터에 따라 -5볼트(V)에서 +5볼트(V) 사이의 전압을 출력시킨다. 상기 D/A 변환기 230은 상용화된 16비트 D/A 변환기를 사용한다. VCXO 240은 상기 D/A 변환기 230으로부터 출력되는 전압에 따라 주파수(일 예로 38.88Mhz)를 가변 하여 출력한다. 분주기 250과 제어로직 260은 상기 VCXO 240으로부터 인가되는 주파수를 분주하여 상기 위상검출기 210으로 인가하기 위한 클럭신호(4Khz)를 발생한다.
상기 도 3의 분주기 250과 제어로직 260의 상세 구성은 도 4에 도시된 바와 같다. 상기 도 4를 참조하면, 3개의 지연 플립플럽(D flip-flop) 410, 412, 414와 인버터(inverter) 416과 논리합 연산자(OR gate) 418로 구성한 제어로직 260과 분주기 250으로 구성된다.
상기 제어로직 260의 구성을 살펴보면, D 플립플럽 410의 입력단 D로는 프로세서 제어신호가 인가되며, 클럭단 CK로는 기준신호(500Hz)가 인가된다. D 플립플럽 412의 입력단 D로는 상기 D 플립플럽 410의 출력단 Q가 연결되며, 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. D 플립플럽 414의 입력단 D로는 상기 D 플립플럽 412의 출력단 Q가 연결되며, 클럭단 CK로는 상기 오실레이터의 클럭신호(38.88Mhz)가 인가된다. 인버터 416은 상기 D 플립플럽 410의 출력단 Q로 출력되는 신호를 인버팅 하여 출력한다. 논리합 연산자 418은 상기 인버터 416으로부터 인가되는 신호와 상기 D 플립플럽 414로부터 인가되는 신호를 논리합 하여 출력한다.
상기 분주기 250의 클럭단 CK로는 상기 VCXO 240으로부터 인가되는 클럭신호(38.88Mhz)가 인가되며, 클리어단 Clear로는 상기 논리합 연산자 418로부터 출력된 신호가 인가된다. 한편 상기 인가되는 두 신호에 의해 분주를 수행하여 상기 위상검출기 210으로 인가할 클럭신호(4Khz)를 발생한다.
상기 도 3의 위상검출기 210의 상세 구성은 도 5에 도시된 바와 같이 8개의 D 플립플럽 510, 512, 518, 526, 528, 536, 540, 542와 4개의 인버터 514, 520, 530, 538과 4개의 논리곱 연산자 516, 522, 532, 534와 16비트 카운터 524로 구성된다. 상기 도 5를 참조하면, D 플립플럽 510의 입력단 D로는 기준신호(500Hz)가 인가되며, 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. D 플립플럽 512의 입력단 D로는 상기 D 플립플럽 510의 출력단 Q가 연결되며, 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. 논리곱 연산자 516은 상기 D 플립플럽 510으로부터 출력된 신호와 상기 D 플립플럽 512로부터 출력되어 인버터 514를 통해 인가되는 신호를 논리곱 하여 출력한다. D 플립플럽 526의 입력단 D로는 분주기 250으로부터 인가되는 클럭신호(4Khz)가 인가되며, 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. D 플립플럽 528의 입력단 D로는 상기 D 플립플럽 526의 출력단 Q가 연결되며, 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. 논리곱 연산자 532는 상기 D 플립플럽 526으로부터 출력된 신호와 상기 D 플립플럽 528로부터 출력되어 인버터 530을 통해 인가되는 신호를 논리곱 하여 출력한다. D 플립플럽 518은 입력단 D로 공급전압(Vcc)이 인가되며, 클럭단으로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. 또한 인에이블단 EN으로는 상기 논리곱 연산자 516의 출력신호가 인가되며, 클리어단 clr로는 프로세서(도시하지 않음)의 리드(read) 완료 신호가 인가된다. 논리곱 연산자 522는 상기 논리곱 연산자 516으로부터 인가되는 신호와 상기 D 플립플럽 518로부터 출력되어 인버터 520을 통해 인가되는 신호를 논리곱 하여 출력한다. 논리곱 연산자 534는 상기 논리곱 연산자 532로부터 인가되는 신호와 상기 D 플립플럽 518로부터 인가되는 신호를 논리곱 하여 출력한다. D 플립플럽 536은 입력단 D로 공급전압(Vcc)이 인가되며, 클럭단으로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. 또한 인에이블단 EN으로는 상기 논리곱 연산자 534의 출력신호가 인가되며, 클리어단 clr로는 상기 프로세서 리드(read) 완료 신호가 인가된다. D 플립플럽 540은 입력단 D로 상기 D 플립플럽 536의 출력이 인가되며, 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가된다. D 플립플럽 542는 입력단 D로 공급전압(Vcc)이 인가되며, 클럭단으로는 상기 D 플립플럽 540의 출력이 인가된다. 또한 클리어단 clr로는 인터럽트(Int), 어크(Ack)신호가 인가되며, 상기 인가되는 신호에 의해 인터럽트 신호를 발생하여 출력단 Q로 출력한다. 16비트 카운터/레지스터 524는 로드(Load) 초기값으로 "0"hex가 인가되며, 로드단(Load)으로는 상기 논리곱 연산자 522의 출력이 인가된다. 또한 클럭단 CK로는 오실레이터의 클럭신호(38.88Mhz)가 인가되며, 스톱단 Stop으로는 상기 인버터 538의 출력이 동작을 제어하는 신호(카운터 정지신호)로 인가된다. 래치단 Latch로는 상기 D 플립플럽 540의 출력이 카운트 값을 내부 레지스터에 저장을 요구하는 래치신호로 인가되며, 16비트의 카운트 값이 출력되는 16개의 출력단을 가진다.
도 6은 상기 도 5의 구성을 가지는 위상 검출부에서 사용되는 신호의 파형을 도시한 도면으로 (a)에 도시한 파형은 상기 도 5에 도시한 D 플립플럽 510의 입력으로 인가되는 기준신호의 파형이며, (b)에 도시한 파형은 분주기 250으로부터 발생되어 상기 도 5에 도시한 D 플립플럽 526의 입력으로 인가되는 클럭신호(4Khz)의 파형이다. 또한 (c)에 도시한 파형은 상기 도 5에 도시한 D 플립플럽 510, 512, 518, 526, 528 536 및 540의 클럭단 CK로 인가되는 오실레이터의 클럭신호(38.88Mhz)의 파형이다.
도 7은 도 3에 도시된 루프필터 220에서 수행되는 제어 흐름을 도시한 도면이며, 도 8은 도 3의 구성을 가지는 디지털 처리 위상 동기 루프를 모델링 하여 도시한 도면이다. 또한 도 9는 도 6에 도시된 파형 중 점선으로 표시한 부분을 확대하여 도시한 도면이다.
이하 본 발명에 따른 바람직한 실시 예를 상술한 구성을 참조하여 각 구성별로 동작을 상세히 설명한다.
첫 번째로 분주기 250과 제어로직 260에서 위상검출기 210의 입력신호 중 4Khz의 클럭신호를 만들기 위한 동작을 도 4를 참조하여 설명한다. SDH 시스템의 메인 컨트롤 유니트(Main Control Unit)로부터 기준신호 선택 명령 및 동기 명령을 수신하면 외부회로로부터 500Hz의 클럭신호가 입력되고, 이에 따라 내부 프로세서로부터 위상동기루프를 초기화시키는 프로세서 제어신호가 입력된다. 상기 프로세서 제어신호는 D 플립플럽 410의 입력단 D로 인가되어 클럭단 CK로 인가되는 기준신호 500Hz에 의해 클럭킹 된다. 상기 내부 프로세서에 의해 초기화되는 제어입력은 로직 “1”이며, 상기 동작은 메인 컨트롤 유니트로부터 수신된 위의 두 명령에 의해서 초기에 한번만 일어난다. 한편 D 플립플럽 412와 414는 오실레이터의 클럭신호인 38.88Mhz에 의해서 상기 초기화 신호가 로직 “0”에서 로직 “1”로 변화되는 것을 검출하는 회로이다. 인버터 416과 논리곱 연산자 418은 오실레이터 클럭신호인 38.88Mhz의 한 주기만큼의 로직 “0” 신호를 만들어 낸다. 즉, 상기 인버터 416은 상기 D 플립플럽 410의 출력을 인버팅 하여 출력하며, 상기 인버팅된 신호와 상기 D 플립플럽 414의 출력신호는 상기 논리곱 연산자 418에서 논리곱 되어 분주기 250의 클리어 신호로 출력된다. 상기 클리어 신호를 만들어 주는 이유는 기준신호 500Hz와 출력신호 4Khz 사이의 초기 위상 오차를 최소화하기 위함이다.
두 번째로 상기 도 3에 도시한 위상검출기 210에서 두 입력신호, 즉 기준신호 500Hz와 자체 오실레이터에서 분주된 4Khz 사이의 위상 오차를 검출하는 동작을 도 5와 도 6을 참조하여 설명한다. D 플립플럽 510은 기준신호 500Hz를 D 플립플럽 512는 상기 D 플립플럽 510의 출력을 오실레이터 클럭신호 38.88MHz로 각각 클럭킹 하여 출력함으로써 도 6의 기준신호 500Hz가 상승 에지 하는 610 지점을 검출한다. 상기 500Hz가 상승 에지 하는 상기 610 지점을 검출함에 의해 상기 D 플립플럽 510의 출력은 도 6의 (d)에 도시한 바와 같다.
한편 상기 D 플립플럽 510으로부터 출력되는 신호와 상기 D 플립플럽 512로부터 출력되어 인버터 514를 거쳐 인버팅 된 신호는 논리곱 연산자 516을 통해 논리곱 되어 상기 검출한 610 지점에서 38.88Mhz의 1 주기만큼 되는 펄스를 만들어 낸다. 상기 D 플립플럽 512로부터 출력되는 신호의 파형은 도 6의 (e)의 형태를 가지며, 상기 인버터 514를 거쳐 인버팅 된 신호는 도 6의 (f)의 형태를 가진다. 따라서 상기 논리곱 연산자 516을 거쳐 상기 도 6의 (d)와 상기 도 6의 (f)의 두 신호는 논리곱 되어 도 6의 (g)에 도시한 바와 같은 610 지점에서 38.88Mhz의 1 주기만큼 되는 펄스를 얻을 수 있다.
또한 D 플립플럽 518은 프로세서가 이전 데이터를 읽었는 가를 확인하는 회로로써 데이터가 읽힌 후의 프로세서 리드 완료신호에 의해 상기 D 플립플럽 518의 Q 출력은 클리어 되어 로직 “0”이 된다. 이때 인버터 520을 거친 상기 출력신호의 인버팅 신호와 앞서 검출된 오실레이터의 클럭신호 1 주기만큼의 신호가 논리곱 연산자 516을 통해 논리곱 되어 16비트의 카운터 524의 로드신호가 만들어진다. 상기 신호도 마찬가지로 오실레이터 클럭신호의 1 주기만큼의 로직 “1”이 되는 펄스가 된다. 16 비트 카운터 524는 “0000”hex 값을 로드 시키고 이어지는 오실레이터 클럭신호에 의해서 바이너리 업(binary up) 카운터 동작을 수행한다.
또한 D 플립플럽 526은 분주기 250으로부터 발생된 4Khz를 D 플립플럽 528은 상기 D 플립플럽 526의 출력을 각각 오실레이터 클럭신호 38.88Mhz로 클럭킹 하여 도 6의 (b)에 도시한 궤환신호 4Khz가 상승 에지 하는 612 지점을 검출한다. 상기 4Khz가 상승 에지 하는 상기 612 지점을 검출함에 의해 상기 D 플립플럽 526의 출력은 도 6의 (h)에 도시한 바와 같다.
한편, 상기 D 플립플럽 526으로부터 출력되는 신호와 상기 D 플립플럽 528로부터 출력되어 인버터 530을 거쳐 인버팅 된 신호를 논리곱 연산자 532를 통해 서로 논리곱 하여 상기 검출한 612 지점에서 38.88Mhz의 1 주기만큼 되는 펄스를 만들어 낸다. 상기 D 플립플럽 526으로부터 출력되는 신호의 파형은 도 6의 (h)의 형태를 가지며, 상기 인버터 530을 거쳐 인버팅 된 신호는 도 6의 (j)의 형태를 가진다. 따라서 상기 논리곱 연산자 532를 거쳐 상기 도 6의 (h)와 상기 도 6의 (j)의 두 신호는 논리곱 되어 도 6의 (k)에 도시한 바와 같은 612 지점에서 38.88Mhz의 1 주기만큼 되는 펄스를 얻을 수 있다.
또한 D 플립플럽 536은 카운터 524의 시작과 끝을 알리기 위한 회로로써, 상기 D 플립플럽 526, 528에 의해서 검출된 오실레이터 클럭신호의 1 주기의 로직 “1”에 의한 상기 논리곱 연산자 532의 출력과 상기 D 플립플럽 518의 Q 출력이 논리곱 연산자 534를 통해 논리곱 된 신호에 의해서 인에이블 된다. 이때 D 플립플럽 536의 출력 Q는 로직 “1”이 되고, 상기 신호를 인버터 538을 거쳐 인버팅 시켜 16비트 카운터 524를 멈추는 신호로 사용된다. 즉, 16비트 카운터 524는 도 6의 610에서 상승 에지가 감지된 후 612에서 상승 에지가 감지될 때까지 상기 오실레이터 클럭신호 38.88Mhz를 카운트 하다가 카운트 정지(stop) 신호에 의해 카운트 동작을 멈춘다. 그 후 다음 오실레이터 클럭신호의 상승 에지에서 상기 D 플립플럽 536의 출력을 클럭킹 하는 D 플립플럽 540은 카운트 값을 내부 레지스터에 저장하기 위한 래치(latch) 신호를 만들어 낸다. 이때 상기 래치 신호는 D 플립플럽 542의 클럭신호로도 인가되며, 상기 인가되는 클럭신호에 의해 상기 D 플립플럽 542는 공급전압(VCC)을 클럭킹 하여 인터럽트 신호를 발생한다. 이때 프로세서는 16비트 카운터 524를 리드하게 되며, 상기 D 플립플럽 518과 536이 클리어 된다. 따라서 위상 검출이 계속하여 이루어질 수 있도록 초기화된다.
세 번째로 상기 도 3에 도시한 루프필터 220은 대역폭이 고속모드(fast-mode)에서는 3.0Hz, 일반모드(normal-mode)에서는 1.1Hz가 되도록 펌웨어(firmware)로 설계되어 있다. 상기 루프필터 220의 필터링 동작을 도 7을 참조하여 설명한다. 프로그램이 메인 루틴(도면으로 도시하지 않음)을 수행하고 있다가 위상검출기 210으로부터 인터럽트 요청을 수신하게 되면 프로그램은 도 7의 인터럽트 서비스 루틴을 수행하게 된다.
프로세서는 인터럽트 요청이 수신되면 도 7의 710단계에서 위상검출기 210으로부터 현재 값(위상 데이터;P-data)을 읽어 들인다. 상기 위상 데이터는 상술한 위상 검출기 210의 동작에 의해 얻어지는 16비트 데이터를 의미한다. 상기 위상 데이터를 읽은 후 프로세서는 712단계에서 상기 위상검출기 210으로부터 읽은 값(P-data)에서 설정 카운트 값(4860) 만큼을 뺀다. 즉, 상기 712단계에서는 위상동기루프가 동기상태에 있는지 동기상태에 있지 않다면 동기상태에서 얼마만큼 벗어 났는 가를 판단하기 위한 값(PD)을 얻기 위한 과정이다. 이때 상기 "4860"이라는 값은 도 6의 타이밍에 나타나 있듯이 위상동기루프의 동기가 이루어진 상태에서 도 6의 610과 612 사이의 차이를 오실레이터 클럭신호(38.88Mhz)로 카운트했을 때 카운트되는 값이다. 상기 712단계에서 PD가 결정되면 프로세서는 714단계로 진행하여 상기 PD가 "0" 보다 크거나 같은 가를 검사한다. 만약 상기 조건이 만족하면 프로세서는 716단계로 진행하여 상기 PD에 "1"을 증가시킨 후 718단계로 진행한다. 상기 714단계의 검사에 의한 716단계에서 상기 PD를 "1" 증가시키는 이유는 도 9의 타이밍에서 나타냈듯이 카운터 524의 카운트 동작은 클럭(38.88Mhz)의 상승 에지에서 동작하기 때문에 a 범위만큼의 유동성을 지니게 된다. 즉, 상기 a 구간 어디서든지 4Khz의 신호가 상승 에지 함에 따라 P-data가 4860이라는 값을 나타내게 되므로 상기 a 구간만큼의 위상 오차를 감지할 수 없게 된다. 따라서 상기 오차를 보상하기 위해 상기 PD를 1 증가 시켜줌으로서 감지할 수 없는 구간(Dead zone)을 없애준다.
상기한 714단계와 716단계에서의 동작을 보다 상세히 설명하면 다음과 같다. 정확히 동기가 이루어졌을 경우 카운트 값의 범위는 0∼4859 구간이며, 카운트 값이 4860이 되기 바로 전 까지를 의미한다. 통상적으로 DPPLL은 기준 주파수(500Hz)와 PLL 클럭(4Khz) 클럭 사이를 자체 오실레이터로 카운터하며, 상기 PLL 클럭 구간의 반주기가 되는 지점의 카운트 값이 기준 카운트 값(4860)보다 적으면 기준 주파수보다 자체 오실레이터의 주파수가 높다고 판단한다. 반면에 상기 기준 카운트 값보다 크면 상기 자체 오실레이터의 주파수가 기준 주파수보다 낮다고 판단한다.
이때 상기 기준점(여기서는 카운트 값 4860)에서의 카운트 값을 취하게 되면 4860 카운트 값을 나타내는 오실레이터의 한 클럭 주기 만큼에 대한 위상 오차를 감지할 수 없게 된다. 즉, 실제로 동기가 이루어지는 카운트 값은 4859에서 4860이 되는 바로 전까지이기 때문에 상기 기준점의 카운트 값에 동기가 이루어졌다고 하여서는 안 된다. 예컨대 도 9를 참조하면, PLL 클럭의 상승 에지가 a 지점에 있다고 가정하였을 때 기준점의 카운트 값을 기준으로 할 경우, 즉 상기 714단계와 716단계를 거치지 않을 경우 필터는 위상 변화가 없는 것으로 간주하게 된다. 따라서 상기한 이유로 인해 상기 714단계와 716단계의 수행이 요구된다.
한편 추가로 상기 기준점에 도달하기 이전에 카운터가 이미 4860이라는 값을 가지고 있다는 것은 기준 주파수보다 자체 오실레이터 주파수가 낮기 때문에 생긴 결과로써 +1만큼 증가시켜 위상 에러가 발생되고 있다는 것을 나타냄으로써 상기 +1에 해당하는 전압을 오실레이터로 공급하기 위함이다.
따라서 상기 714단계에서 상기 PD가 "0" 보다 크거나 같다고 판단하거나 상기 716단계에서 PD를 "1" 증가한 후에는 718단계로 진행하여 위상동기루프의 동작모드에 따라 필터링(filtering)을 수행한다. 도 8의 점선으로 표시한 부분 812는 저역통과 필터링(Low-pass filtering)을 모델링(Modeling)한 도면으로 적분기(Integrator) 814와 증폭기(Amplifier) 816으로 구성된다. 이때 변환 상수인 α와 β는 각각 증폭기 816의 상수와 적분기 814의 누적 계수를 나타낸다.
프로세서는 필터링을 위해 상기 718단계로 진행하면 현재 설정된 모드가 고속모드(Fast-mode)인지 아니면 일반모드(Normal- mode)인지를 판단한다. 상기 현재 모드를 판단하는 것은 필터링시 모드에 따라 변환 상수 α와 β의 값은 상이하게 사용되기 때문이다. 각 모드에서 사용되는 상기 α와 β 값은 라플라스(Laplace) 변환의 주파수 응답으로부터 얻은 값이다. 예컨대 각 모드에 따른 상기 α와 β 값의 일 예를 들면 고속모드에서 "α=1024.0, β=2.0"이고, 일반모드, 즉 동기모드(locking mode)에서는 "α=512.0, β=1.0"이 사용된다. 한편 프로세서는 상기 718단계에서 일반모드가 설정되었다고 판단되면 720단계로 진행하며, 고속모드가 설정되었다고 판단되면 722단계로 진행한다.
먼저 720단계로 진행하면 상기 일반모드에 따른 α와 β 값인 "512.0"과 "1.0"에 의해 필터링이 수행된다. 상기 수행되는 필터링을 수학식으로 도시하면 아래 <수학식 1>과 같다.
상기한 <수학식 1>에서 "1.0"은 β 값을 의미하며, "512.0"은 α 값을 의미한다.
한편, 722단계로 진행하면 상기 고속모드에 따른 α와 β 값인 "1024.0"과 "2.0"에 의해 필터링이 수행된다. 상기 수행되는 필터링을 수학식으로 도시하면 아래 <수학식 2>과 같다.
상기한 <수학식 2>에서 "2.0"은 β 값을 의미하며, "1024.0"은 α 값을 의미한다.
프로세서는 상기한 <수학식 1> 또는 <수학식 2>에 의해 I와 A 값이 결정되면 724단계로 진행한다. 상기 724단계로 진행되면 상기 결정된 I, A 값과 오실레이터의 중심 값이 더하여져서 726단계에서 도 3에 도시된 D/A변환기 230으로 제공된다. 상기 제공되는 값은 16비트로 구성된 디지털 값이다.
본 발명에서 사용되는 상기 D/A변환기 230은 상용화된 소자를 사용하였으며, 16비트의 데이터 값을 -5V∼+5V 범위내의 전압으로 변환시켜 준다. 또한 오실레이터 VCXO 240은 입력 전압 제어 범위가 -5V∼+5V이며, 주파수 제어 범위가 ±12ppm 정도인 ±0.37ppm의 고 안정 오실레이터를 사용하였다.
앞에서도 언급한 바와 같이 홀드오버 기능은 기준 신호를 추적하는 모드로 동작하다가 기준 신호가 상실되었을 때, 그 때까지의 클럭 품질을 유지하는 기능으로써, 본 발명에서는 기준 신호가 존재할 때 루프 필터 220을 구성하는 적분기(Integrator) 814에 누적되었던 최종 값으로 D/A 변환기 230을 동작시키게 된다. 이로 인해 그 때까지의 클럭 품질을 얻을 수 있다. 상기한 기능은 아날로그 위상동기루프에서는 해결하기 어려운 기능이었다.
상기한 바와 같이 본 발명은 SDH 전송장치의 클럭을 공급함에 있어 마이크로 프로세서를 사용하여 홀드오버 시에 안정된 클럭을 공급할 수 있으므로 SDH 전송장치의 성능 향상은 물론 "ITU-T G.813 SDH equipment clock" 규격에 만족하고, 출력 원더(wander) 특성인 최장시간 간격 장애(Maximum Time Interval Error)를 4 나노 세크(ns) 이내로 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 디지털 처리 위상동기루프장치에 있어서,
    소정 주기를 가지는 클럭 신호와 기준신호 및 궤환신호가 인가되고 상기 클럭신호에 의해 상기 기준신호와 궤환신호의 위상 차이를 검출하여 소정 비트의 디지털 데이터로 출력하는 위상검출기와,
    상기 위상검출기의 인터럽트 요청에 의해 상기 소정 비트의 디지털 데이터를 읽어들여 상기 읽은 디지털 데이터에 대해 소정 대역폭으로 디지털 저역 통과 필터링을 수행하여 소정 비트의 디지털 데이터의 형태로 출력하는 루프필터와,
    소정 전압 레벨 범위 내에서 상기 루프필터로부터 출력되는 소정 비트 디지털 데이터에 대응하는 소정 레벨의 전압을 출력하는 디지털/아날로그 변환기와,
    상기 디지털/아날로그 변환기로부터 출력되는 전압 레벨에 따라 주파수를 가변하여 출력하는 전압제어발진기와,
    상기 전압제어발진기의 출력 주파수를 분주하여 상기 분주에 의한 주파수를 가지는 상기 궤환신호를 발생하는 분주기와,
    초기화를 요구하는 프로세서 제어신호를 상기 기준신호와 상기 클럭신호에 의해 순차적으로 클럭킹 하여 검출한 상기 클럭신호의 한 주기를 상기 분주기의 클리어신호로 인가하는 제어로직으로 구성함을 특징으로 하는 전송시스템의 디지털 처리 위상동기루프장치.
  2. 전송시스템에 구비된 디지털 처리 위상동기루프장치에 있어서,
    기준신호와 궤환신호를 클럭신호로 클럭킹 하여 상기 기준신호의 상승 에지와 상기 궤환신호의 상승 에지를 검출하고 상기 두 상승 에지의 검출 차를 카운팅 하여 소정 비트의 디지털 데이터로 출력하는 위상검출기와,
    펌웨어로 설계하며, 상기 소정 비트의 디지털 데이터를 읽어 현재 모드에 대응하는 변환 상수인 증폭기 상수와 적분기 누적 계수에 의해 디지털 저역 통과 필터링을 수행하여 소정 비트의 디지털 데이터의 형태로 출력하는 루프필터와,
    상기 루프필터로부터 출력되는 소정 비트의 디지털 데이터에 대응하여 소정 전압 레벨 범위 내에 포함되는 전압 레벨을 결정하고, 상기 결정한 전압 레벨을 가지는 전압을 출력하는 디지털/아날로그 변환기와,
    상기 디지털/아날로그 변환기로부터 출력되는 전압 레벨에 따라 주파수를 가변하고, 상기 가변한 주파수를 출력하는 전압제어발진기와,
    상기 전압제어발진기의 출력 주파수를 분주하여 상기 분주에 의한 주파수를 가지는 상기 궤환신호를 발생하는 분주기와,
    상기 기준신호에 의해 클럭킹한 초기화 요구 프로세서 제어신호를 상기 클럭신호로 클럭킹하여 검출한 상기 초기화 요구 프로세서 제어신호의 상승 에지에서부터 상기 클럭신호의 한 주기를 상기 분주기의 클리어신호로 인가하여 상기 기준신호와 상기 궤환신호의 초기 위상 오차를 최소화시키는 제어로직으로 구성함을 특징으로 하는 전송시스템의 디지털 처리 위상동기루프장치.
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