JPS585534B2 - イソウセイギヨカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は、位相制御回路、特に発生されたクロヅク信号
と外部入力パルス信号との位相差を検出し、該位相差に
応じた出力にもとすいて電圧制御発振器を制御して上記
外部入力パルス信号に引込まれたクロツク信号を発生す
る位相制御回路において、上記位相差が１８０°近傍ま
で異なっている状態の下での電圧制御発振器の非所望な
不確定制御状態を防止するようにした位相制御回路に関
するものである。

従来電圧制御発振器を用い、該発振器から発生されたク
ロツク信号が外部入力パルス信号に引込まれるよう制御
することが行なわれている。

そして、この種の位相制御回路は、クロック信号をもつ
複数の装置と切替えによって切替えて接続される例えば
入出力機器におけるクロツク信号発生回路などに広く用
いられ、該入出力機器のクロツク信号は上記切替えられ
た側の装置のクロック信号（外部入力信号）に引込まれ
るように制御される。

この種の位相制御回路は有効な手段であるが、１つの装
置に同期して運転している状態のもとで、他の装置に切
替えられた直后において位相差が１８０°近傍まで異な
っていることもある。

このような場合に時として電圧制御発振器が非所望な不
確定制御伏態を生ずることがある。

本発明は、この点を解決することを目的としており、そ
のため本発明の位相制御回路は発生されたクロツク信号
と外部入力パルス信号との位相差を検出し、該位相差に
応じた出力にもとすき電圧制御発振器を制御して上記外
部入力パルス信号に引込まれたクロック信号を発生する
位相制御回路において、上記クロツク信号と外部入力パ
ルス信号との位相差が正位相関係にあるとき該位相差に
応じた出力を発生する正位相検知及び比較信号発生器、
上記位相差が負位相関係にあるとき該位相差に応じた出
力を発生する負位相検知及び比較信号発生器、上記一方
の正または負位相検知及び比較信号発生器が出力を発し
たとき他方の負または正位相検知及び比較器の位相差検
知機能を阻止する正および負位相検知阻止回路をもうけ
たことを特徴としている。

以下図面を参照しつつ説明する。第１図は従来公知の位
相制御回路の構成例、第２図は非所望な不確定制御状態
の発生を説明するタイム・チヤート、第３図は本発明に
よる位相制御回路の一実症例ブロック図、第４図はその
タイム・チヤート、第５図は第３図に示すブロック図の
一実施例詳細回路図、第６図はそのタイム・ナヤートを
示している。

第１図において、１は位相比較器、２は位相電圧変換及
び補償器、３は電圧制御発振器（ＶＣＯ）、４はモノス
テーブル回路で外部入力パルス信号でトリガされそのパ
ルス幅は正常周期の１／２に設定されるもの、５はフリ
ツプ・フロツプで外部入力パルス信号でセットされかつ
発生されたクロック信号によってリセットされるもの、
６，７はアンド回路、８はナンド回路を表わしている。

図示においてモノステーブル回路４の出力とフリツプ・
フロツプ５の出力とをアンド回路６，７で比較すること
によって、発生されたクロック信号と外部入力パルス信
号との位相差が検出される。

そしてアンド回路６が出力を発するときクロツク信号の
位相を遅らせるように働らき、アンド回路７はその逆の
動作を行なう。

第２図は上記第１図のタイム・チヤートを示しており、
外部入力パルスＡおよびＢに対して今クロツク信号は引
込まれて同期している。

この状態で例えば外部入力パルスＣの如く僅かに位相が
遅れると、これに応じてアンド回路６が出力を発しクロ
ック信号を遅らせるように作用する。

このような状態のもとで今「入力切替」と示す時点で接
続されている装置が切替えられその装置からの外部入力
パルスがＥ，Ｆ・・・・・・と到来する状態を考える。

この場合外部人カパルスＥ，Ｆ・・・・・・は極端な場
合クロツク信号と図示の如く１８０°近く異なっている
こともある。

このような１８０°近く異なって引込み作用が行なわれ
ている状態でジツタその他で外部入力パルスＦ，Ｈの如
く位相が変動したり、あるいは逆にクロック信号の位相
が変動したりすると第２図図示の如く制御電圧発振器３
に対して進み位相制御と遅れ位相制御とが繰返し発生さ
れてしまうことがある。

これは外部入力パルス信号とクロツク信号とが１８０°
近く異なっていると僅かな相対的な位相変化で位相差が
＋１８０°と検出されたり−１８０°と検出されたりす
ることにもとずいている。

このことから、第３図に示す本発明の一実癩例において
は、上記の如き検出のばらつきを防止するようにしてい
る。

図中、１ないし８−１，８−２は第１図に対応しており
、９−１は正位相検知および比較信号発生器、９−２は
負位相検知および比較信号発生器、１０−１は正位相検
知阻止回路で信号発生器９−２が動作したことにより信
号発生器９−１の機能を阻止するもの、１０−２は負位
相検知阻止回路で信号発生器９−１が動作したことによ
り信号発生器９−２の機能を阻止するもの、１１はオア
回路を表わしている。

また「基準クロツク」は第１図に示す発生されたクロッ
ク信号に対応するものであるが、第１図のクロツク信号
の２倍の周波数をもっている。

今外部入力パルス信号に対して基準クロツク信号が略正
しい位相関係に引込まれている状態にあるものとすると
、図示の入力切替信号が論理「０」にあるために、第５
図および第６図を参照して後述する如く、正位相検知阻
止回路１０−１と負位相検知阻止回路１０−２とは共に
リセット状態に置かれ、信号ｆとｅとは共に論理「１」
にある。

このため正位相検知および比較信号発生９−１と負位相
検知および比較信号発生器９−２とは共に動作可能な状
態即ち活きた状態に置かれている。

即ち、基準クロツクの正の期間に外部入力パルス信号が
入り込むと正位相検知および比較信号発生器９−１が、
外部入力パルス信号との位相関係をナエツクする。

また基準クロツクの負の期間に外部入力パルス信号が入
り込むと負位相検知および比較信号発生器９−２が、外
部入力パルス信号との位相関係をナエツクする。

そして、オア回路１１の出力即ち信号ｇ１とモノステー
ブル回路４の出力即ち信号ｂ１との位相関係によって第
１図図示の場合と同様に同期化制御が行なわれる。

なおこの状態における位相検知範囲は、第４図を参照し
て後述する理由により−π／２〜＋π／２によって行な
われている。

しかし、第１図および第２図を参照して説明した如く「
入力切替」が行なわれると上述の非所望な不確定制御状
態となることが生ずる。

このため本実症例の場合、上記入力切替が行なわれる際
に入力切替信号が与えられて次のように動作するように
される。

即ち、入力切替信号が論理「１」とされ第５図および第
６図を参照して後述する如く正位相検知阻止回路１０−
１と負位相検知阻止回路１０−２とのリセット状態が解
かれ、次に外部入力パルス信号が基準クロツク信号の正
の期間に入り込むか負の期間に入り込むかによって、上
記回路１０−１と１０−２とのいずれかがセット状態と
なり上記信号ｅとｆとのいずれか一方のみが論理「０」
に切替えられる。

例えば、第４図を参照して後述する如く、負の期間に入
り込んだとすると信号ｆ側が論理「０」に切替えられ、
負位相検知および比較信号発生器９−２側だけが動作状
態に置かれて、正位相検知および比較信号発生器９−１
側の機能は無効とされる。

また上記正の期間に入り込んだとすると、その逆となる
。

第４図はそのタイム・チャートを示し、外部入力パルス
信号Ｑ，Ｒ，Ｓについてはその立上りに基準クロツクが
正しく引込まれ、両者は位相差なしで同期している。

この状態のもとでは第３図に示す入力切替信号は供給さ
れていない。

したがって信号ｅとｆとは上述の如く共に論理「１」に
あり、正位相検知および比較信号発生器９−１と負位相
検知および比較信号発生器９−２とは共に運転可能な状
態即ち活きている状態となる。

このため、外部入力パルス信号の立上りが基準クロツク
の正の期間に入る場合、アンド回路６によってで・ｂ１
なる論理がとられて（第２図図示の場合と同様に）、信
号ｈ１が現われる。

なお信号Ｃは信号ａ１が論理「１」である伏態で基準ク
ロツクが立上るときリセットされる。

逆に基準クロツクの負の期間に入る場合、アンド回路７
によってｄ・ｂ１なる論理がとられて信号ｈ２が現われ
る。

即ち、第４図最下位に示す如く、位相検知範囲は−π／
２〜＋π／２となっている（この理由は更に後述される
）。

第４図図示の信号Ｑ，Ｒ，Ｓについては、その立上りが
基準クロツクの立上りと正しく一致しているために、正
位相検知および比較信号発生器９−１が動作して信号Ｃ
が現われたとしても、論理ｃ・ｂ１は零でありアンド回
路６はオンしない。

勿論アンド回路７もオンしない。

第４図は、更にこの状態のもとで、第３図図示の入力切
替信号が供給され（論理「１」とされ）、外部入力パル
ス信号が切替えられてＴ，Ｕ，Ｖ・・・・・・が到来し
たとして示されている。

上記入力切替信号が論理「１」となると、上述の如く正
位相検知阻止回路１０−１と負位相検知阻止回路１０−
２とのリセット状態が解放され、次に外部入力パルス信
号が基準クロツクの負の期間に入り込んだものとすると
、上記信号ｅのみが論理「１」を保つことになる。

これによって負位相検知および比較信号発生器９−２の
みが活かされる。

この状態は、引込みが略終了するのを待って上記入力切
替信号が論理「０」とされるまでの間、継続される。

上記負位相検知および比較信号発生器９−２のみが活か
されている状態では、言うまでもなく外部入力パルス信
号の立上りによって信号ｄが立上る。

そして該信号ｄは信号ａ２が論理「１」である状態のも
とて基準クロツクが立上るときリセットされる。

そしてアンド回路７により、該信号ｄとモノステーブル
４からの出力である信号ｂ１との間の論理ｄ・ｂ１がと
られる。

このため信号ｈ２が現われ、基準クロツクの位相を外部
入力パルス信号と同期するよう制御してゆくようにされ
る。

そして上記信号ｈ２が幾回か繰返し現われ、基準クロッ
クの位相が変化してゆき、第４図では省略されているが
最終的に基準クロツクが外部入力パルス信号に正しく引
込まれた伏態となる。

この状態、即ち負位相検知および比較信号発生器９−２
側のみが活きている状態での位相検知範囲は、第４図図
示最下位に実線で示した如く−π〜＋πの範囲となる。

このことは次の如く考えると明確になる。

即ち、第４図図示では外部入力パルス信号Ｕ，Ｖ，Ｗ，
・・・・・・が夫々基準クロツクの負の期間に入り込ん
でいるが、何んらかの理由により仮に図示実線で示す−
π〜＋π範囲内にある基準クロツクの正の期間に入り込
んだとしても上述の如く正位相検知および比較信号発生
器９−１の機能は無効になっているため、上記信号ｄに
代わって信号Ｃが現われることはなく、アンド回路６お
よび１による位相比較は信号ｂ１と信号ｄとのみによっ
て行なわれるからである。

ちなみに正位相検知および比較信号発生器９−１と負位
相検知および比較信号発生器９−２とが共に活きている
場合、アンド回路６および７による位相比較は、信号ｂ
１と信号Ｃとで行なわれる場合、および信号ｂ１と信号
ｄとで行なわれる場合の両方があり得る。

このため上述の位相検知範囲は−π／２〜＋π／２とな
っていたものである。

言うまでもなく入力切替信号（第３図）が供給された後
に最初に到来した外部入力パルス信号が基準クロツクの
正の期間に入り込んでいた場合、上記と逆に正位相検知
および比較信号発生器９−１のみが活きる。

このため位相検知範囲は、第４図図示最下位点線で示す
如くなる。

この場合にも基準クロツクの位相が繰返し制御されて、
最終的に基準クロックが外部入力パルス信号に正しく引
込まれる。

このことは、上述の如く位相検知範囲が−π／２〜＋π
／２のままであるとき非所望な不確定制御状態になるケ
ースであっても、入力切替信号が供給されている状態の
もとでは、位相検知範囲−π〜＋πで考えた場合の−π
／２または＋π／２の近傍にあるものとして制御されて
しまい、非所望な不確定制御状態となることはない。

上述の引込みが終了する時点を待って入力切替信号が論
理「０」に落されると、再び第３図図示の正位相検知お
よび比較信号発生器９−１と負位相検知および比較信号
発生器９−２との両者が活きることになり、位相検知範
囲は再び−π／２〜＋π／２に戻る。

第５図は第３図のブロック図の詳細を示し、第６図はそ
のタイム・チヤートで第４図のタイム・チャートの細部
を表わしている。

そして図中の符号１，２，３，４，５，６，７，８−１
，８−２，９−１，９−２，１０−１，１０−２，１１
，ａ１，ａ２，ｂ１，ｂ２，ｃ，ｄ，ｅ，ｆ，ｇ１，ｇ
２，ｈ１，ｈ２，Ｑ，Ｒ，Ｓ・・・・・・Ｗ，Ｘは夫々
第３図および第４図と対応づけられているので詳細な説
明は省略するが、回路構成の面から補足すると次の如く
考えてよい。

即ち （Ａ）正位相検知阻止回路１０−１であるフリツプ・フ
ロツプＦＦ３と負位相検知阻止回路１０−２であるフリ
ツプ・フロツプＦＦ２とは、入力切替信号が論理「０」
にあるとき共にリセット状態に保持される。

そして入力切替信号が論理「１」になると該リセット状
態は解放される。

このため、次に外部入力パルス信号の到来によって、仮
にナンド３側が論理「０」を発するとフリツプ・フロツ
プＦＦ２側がセットされ、出力信号ｅが論理「０」とな
る。

また逆にナンド４側が論理「０」を発すると、フリツプ
・フロツプＦＦ３側の出力信号ｆが論理「０」となる。

（Ｂ）またナンド７は負の論理をとられており、第３図
に示すオア回路１１と全く同一の動作を行なう。

更に補足の意味でその動作を簡単に説明すると次の如く
なる。

１）外部入力信号Ｑ，Ｒ，Ｓのあるときには入力切替信
号は“０”であるので阻止回路（ＦＦ２，ＦＦ３）１０
−１，１０−２の出力ｆ，ｅは“１”である。

２）基準クロツクをフリップ・フロツプ（ＦＦ１）５で
分周した信号はナンド１およびナンド２をそのまま通っ
て正および負位相検知回路の役割をはたすナンド３、ナ
ンド４の入力信号となる。

３）今入力Ｑ，Ｒ，Ｓはナンド１が正の時点の信号であ
るので、ナンド３に出力されてラッチ回路をセットし、
リセットはナンド５によってなされ、ナンド７に比較信
号が出る。

４）しかし、この場合アンド回路（ＡＮＤ１，ＡＮＤ２
）６，７はオンされることはない（零位相に引込まれて
いるので）。

４−１）第６図図示点線の如く入力Ｒの位相が比較的大
きく進んで入力Ｒ′となった場合、モノステーブル回路
４やナンド３の位相が図示点線の如く進み、この結果ア
ンド回路 （ＡＮＤ２）が出力を発して基準クロツクの位相を進ま
せるように動作する。

４−２）また第６図図示点線の如く入力Ｓの位相が比較
的大きく遅れて入力Ｓ′となった場合、モノステーブル
回路４やナンド３の位相が図示点線の如く遅れ、この結
果アンド回路 （ＡＮＤ１）が出力を発して基準クロツクの位相を遅ら
せるように動作する。

５）ここで入力切替信号が上って入力パルス信号Ｔが到
来した場合を考えると、パルス信号Ｔのタイミングはナ
ンド２が“１”の時のパルスであるのでナンド４にその
出力が出て、阻止回路（ＦＦ３）１０−１をセットする
。

６）阻止回路（ＦＦ３）１０−１の出力ｆは“０”とな
るため、ナンド２とナンド３を“１”にクランプしてし
まう。

７）このため次のパルスＵが仮にタイミング的にはナン
ド１の“１”の部分に入っていても無視され、無条件に
ナンド４の出力のみが現われる。

８）この結果位相比較器の制御電圧対位相差の特性は第
６図最下段に示す如く−π〜＋πに広げられて安定な位
相制御を行なう。

以上説明した如く、本発明によれば従来の位相制御回路
における如き非所望な不確定制御状態は完全に防止され
る。

【図面の簡単な説明】

第１図は従来公知の位相制御回路の構成例、第２図は非
所望な不確定制御状態の発生を説明するタイム・チヤー
ト、第３図は本発明による位相制御回路の一実施例ブロ
ツク図、第４図はそのタイム・チヤート、第５図は第３
図に示すブロック図の一実捲例詳細回路図、第６図はそ
のタイム・チヤートを示している。 図中、１は位相比較器、２は位相電圧変換及び補償器、
３は電圧制御発振器、４はモノステーブル回路、９−１
は正位相検知及び比較信号発生器、９−２は負位相検知
及び比較信号発生器、１０−１．１０−２は正または負
位相検知阻止回路を示す。

Claims (1)

【特許請求の範囲】
1. １ 発生されたクロツク信号と外部人カパルス信号との
   位相差を検出し、該位相差に応じた出力にもとずき電圧
   制御発振器を制御して上記外部入力パルス信号に引込ま
   れたクロック信号を発生する位相制御回路において、上
   記クロツク信号と外部入力パルス信号との位相差が正位
   相関係にあるとき該位相差に応じた出力を発生する正位
   相検知及び比較信号発生器、上記位相差が負位相関係に
   あるとき該位相差に応じた出力を発生する負位相検知及
   び比較信号発生器、上記一方の正または負位相検知及び
   比較信号発生器が出力を発したとき他方の負または正位
   相検知及び比較器の位相差検知機能を阻止する正および
   負位相検知阻止回路をもうけたことを特徴とする位相制
   御回路。