JP2540792B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2540792B2 JP2540792B2 JP58007878A JP787883A JP2540792B2 JP 2540792 B2 JP2540792 B2 JP 2540792B2 JP 58007878 A JP58007878 A JP 58007878A JP 787883 A JP787883 A JP 787883A JP 2540792 B2 JP2540792 B2 JP 2540792B2
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- JP
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- loop
- output
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- controlled oscillator
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- Expired - Lifetime
Links
- 230000006386 memory function Effects 0.000 claims description 10
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
- H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 この発明は一定時間内で引込みを完了する位相同期回
路に関る。
路に関る。
位相同期回路は通常ループ・フィルタを有しない一次
ループと一次の低域通過フィルタをループ・フィルタに
有する二次ループが一般的に用いられている。
ループと一次の低域通過フィルタをループ・フィルタに
有する二次ループが一般的に用いられている。
各々は以下の様な特徴を持つ。まず一次ループは入力
信号と自己の電圧制御発振器出力との周波数差Δｆが存
在すると、残留位相誤差θｅが発生する。
信号と自己の電圧制御発振器出力との周波数差Δｆが存
在すると、残留位相誤差θｅが発生する。
θｅは一次ループの直流利益をKDCとすると となる。これより、Δｆが増大していくに従ってθｅが
大きくなってしまうことが分る。一方、位相同期時間Tp
はループの雑音帯域をBL（＝KDC/2）とすると となり、２次ループのそれは であるので一次ループの方が早い引込み特性を有するこ
とが分る。一方、２次ループではループ・フィルタ内に
記憶機能を有しており、Δf1に対するθｅは一応無視し
うる程小さくすることができる。特に完全積分器を含む
ループ・フィルタの場合にはΔf1に無関係にθｅを零に
することができる。
大きくなってしまうことが分る。一方、位相同期時間Tp
はループの雑音帯域をBL（＝KDC/2）とすると となり、２次ループのそれは であるので一次ループの方が早い引込み特性を有するこ
とが分る。一方、２次ループではループ・フィルタ内に
記憶機能を有しており、Δf1に対するθｅは一応無視し
うる程小さくすることができる。特に完全積分器を含む
ループ・フィルタの場合にはΔf1に無関係にθｅを零に
することができる。
本発明の目的は引込時にはTpの短い一次ループで動作
し、定常時にはθｅ０となる２次ループで動作する位
相同期系を構成する。ただし、この時２次ループ始動時
にループ・フィルタの内容が零であったり、θｅ≠０の
ままで２次ループを始動させても収束するまでにまた5/
BL以上の時間がかかってしまっては、最初に一次ループ
を動作させた意味はなくなる。
し、定常時にはθｅ０となる２次ループで動作する位
相同期系を構成する。ただし、この時２次ループ始動時
にループ・フィルタの内容が零であったり、θｅ≠０の
ままで２次ループを始動させても収束するまでにまた5/
BL以上の時間がかかってしまっては、最初に一次ループ
を動作させた意味はなくなる。
そこで、本発明に於いては、一次ループ動作時にΔf1
とθｅの程度を推定し、これを２次ループ動作開始時に
瞬時に解消しようとするものである。
とθｅの程度を推定し、これを２次ループ動作開始時に
瞬時に解消しようとするものである。
本発明は、２次位相同期回路を構成する要素である電
圧制御発振器と、記憶機能を有するループ・フィルタ
と、位相差検出器と該位相差検出器出力の平均値を出力
する低域波器とから成り、（引込み）時には前記位相
差検出器出力に定数Ｋを乗じた値を制御信号として前記
電圧制御発振器に直接供給する１次ループを構成し、
（引込み）終了後には前記低域波器出力に前記定数Ｋ
を乗じた値を前記ループ・フィルタ出力の初期値とし、
前記低域波器出力に応じて前記電圧制御発振器の出力
位相を増減させた後、前記ループ・フィルタを含む２次
ループを構成し動作を継続することを特徴とする位相同
期回路および低域波器を一つの記憶素子を含む一次フ
ィルタを用い、該記憶素子とループ・フィルタの記憶機
能素子とを共通にしたことを特徴とする位相同期回路で
ある。
圧制御発振器と、記憶機能を有するループ・フィルタ
と、位相差検出器と該位相差検出器出力の平均値を出力
する低域波器とから成り、（引込み）時には前記位相
差検出器出力に定数Ｋを乗じた値を制御信号として前記
電圧制御発振器に直接供給する１次ループを構成し、
（引込み）終了後には前記低域波器出力に前記定数Ｋ
を乗じた値を前記ループ・フィルタ出力の初期値とし、
前記低域波器出力に応じて前記電圧制御発振器の出力
位相を増減させた後、前記ループ・フィルタを含む２次
ループを構成し動作を継続することを特徴とする位相同
期回路および低域波器を一つの記憶素子を含む一次フ
ィルタを用い、該記憶素子とループ・フィルタの記憶機
能素子とを共通にしたことを特徴とする位相同期回路で
ある。
次に本発明に付いて図面を参照して詳細に説明する。
第１図は本発明の一実施例のブロック図を示す図であ
る。図中１は位相差検出器、２は位相差検出器の出力を
平均化する低域波器、３は電圧制御発振器、４は記憶
機能を有するループ・フィルタ、５はループを１次と２
次に切換えるスイッチで入力端子50の入力によって制御
される。以下位相差検出器、電圧制御発振器の変換利得
を１として話を進める。
る。図中１は位相差検出器、２は位相差検出器の出力を
平均化する低域波器、３は電圧制御発振器、４は記憶
機能を有するループ・フィルタ、５はループを１次と２
次に切換えるスイッチで入力端子50の入力によって制御
される。以下位相差検出器、電圧制御発振器の変換利得
を１として話を進める。
まず引込み時は、スイッチ５は（１）側に倒されてい
る。よって位相差検出器１の出力は定数Ｋ（＝2BL）が
掛けられて、電圧制御発振器３へ直接接続されている。
よってループは一次ループとして動作している。この時
Δｆ≠０とすれば、これに対応するθｅが残り、一定時
間後に低域波器２の出力にθｅ（ｔ）の平均値▲
▼として現われる。
る。よって位相差検出器１の出力は定数Ｋ（＝2BL）が
掛けられて、電圧制御発振器３へ直接接続されている。
よってループは一次ループとして動作している。この時
Δｆ≠０とすれば、これに対応するθｅが残り、一定時
間後に低域波器２の出力にθｅ（ｔ）の平均値▲
▼として現われる。
これによって電圧制御発振器の出力周波数変化はK.θ
ｅであり、これで入力信号と同期していることが分る。
そこで、この値を加算器41、積分器40とから成るループ
・フィルタ４の初期値として、設定することにより、電
圧制御発振器３への制御入力はそのまま継続され、ルー
プが２次ループへ切り換っても同期状態はそのまま維持
される。一方、θｅはそのままであるので電圧制御発振
器の位相をθｅだけ増減させてやればよい。この為に
は、δ・θｅとなるインパルスを電圧制御発振器の入力
に加えてやることが必要である。ここでδ（ｔ）は、デ
ルタ関数である。ディジタル位相同期ループの様に電圧
制御発振器の出力位相を直接扱える場合には、電圧制御
発振器の位相を直接θｅだけずらせてしまえば良く、ア
ナログの通常の電圧制御発振器に対してもθ・δ（ｔ）
なるインパルス信号を周波数制御用の端子に加えるとそ
の位相変化は周波数変化の積分で与えられるので∫θ・
δ（ｔ）at＝θとなり、目的通り位相誤差分だけ電圧制
御発振器の位相をずらせる事ができる。
ｅであり、これで入力信号と同期していることが分る。
そこで、この値を加算器41、積分器40とから成るループ
・フィルタ４の初期値として、設定することにより、電
圧制御発振器３への制御入力はそのまま継続され、ルー
プが２次ループへ切り換っても同期状態はそのまま維持
される。一方、θｅはそのままであるので電圧制御発振
器の位相をθｅだけ増減させてやればよい。この為に
は、δ・θｅとなるインパルスを電圧制御発振器の入力
に加えてやることが必要である。ここでδ（ｔ）は、デ
ルタ関数である。ディジタル位相同期ループの様に電圧
制御発振器の出力位相を直接扱える場合には、電圧制御
発振器の位相を直接θｅだけずらせてしまえば良く、ア
ナログの通常の電圧制御発振器に対してもθ・δ（ｔ）
なるインパルス信号を周波数制御用の端子に加えるとそ
の位相変化は周波数変化の積分で与えられるので∫θ・
δ（ｔ）at＝θとなり、目的通り位相誤差分だけ電圧制
御発振器の位相をずらせる事ができる。
これらの処理は、スイッチ６、７とによって成され
る。まずスイッチ６を閉じることにより、ループ・フィ
ルタ中の完全積分器40の初期値がＫ・θｅに設定され、
スイッチ７を閉じることにより電圧制御発振器の位相が
▲▼だけ変化する。
る。まずスイッチ６を閉じることにより、ループ・フィ
ルタ中の完全積分器40の初期値がＫ・θｅに設定され、
スイッチ７を閉じることにより電圧制御発振器の位相が
▲▼だけ変化する。
なお、これらの初期設定は瞬時に行われ、その後は直
ちにスイッチ６、７は開かれる。
ちにスイッチ６、７は開かれる。
以上の前処理を完了した直後スイッチ５は（２）側に
倒され、直ちに２次ループとして動作を開始する。この
時にはすでにΔf,θｅ解消されているので、ループの安
定点近傍で定常動作をさせることができる。従って２次
ループの帯域幅PLを１次ループの帯域幅に比べ急激に狭
くすることができ、これによる狭帯域ループのロック外
れは発生しない。
倒され、直ちに２次ループとして動作を開始する。この
時にはすでにΔf,θｅ解消されているので、ループの安
定点近傍で定常動作をさせることができる。従って２次
ループの帯域幅PLを１次ループの帯域幅に比べ急激に狭
くすることができ、これによる狭帯域ループのロック外
れは発生しない。
第２図は記憶機能を有するループ・フィルタの別の実
施例のブロック図を示す図であり、Ｆ（ｓ）＝α／（ｓ
＋α）なるフィルタを構成している。図中55,57は加算
器、56はメモリー、またブロック５′はスイッチであ
る。同メモリに端子402を介して初期値を設定すればよ
い。同フィルタは第１図の端子50,400,401を介して接続
される。
施例のブロック図を示す図であり、Ｆ（ｓ）＝α／（ｓ
＋α）なるフィルタを構成している。図中55,57は加算
器、56はメモリー、またブロック５′はスイッチであ
る。同メモリに端子402を介して初期値を設定すればよ
い。同フィルタは第１図の端子50,400,401を介して接続
される。
第３図は低域波器２を一次のディジタル・フィルタ
で構成し、その記憶機能素子をループ・フィルタの記憶
機能素子と共通にした特許請求範囲第２項記載の発明の
一実施例のブロック図を示す図である。
で構成し、その記憶機能素子をループ・フィルタの記憶
機能素子と共通にした特許請求範囲第２項記載の発明の
一実施例のブロック図を示す図である。
低域波器２を第１図の積分器40と同じ積分器を用い
て構成してみると、第３図のスイッチ５′を（１）側に
倒した時の接続に対する。即ち第３図の記憶機能素子49
の時間ｔに於ける出力をＶ（ｔ）とすると、 Ｖ（ｔ＋Ｔ）＝（１−α）×Ｖ（ｔ）＋α×Ｉ（ｔ＋
Ｔ） αは１に近い係数（例えば0.98）。漏洩積分器の時定数
を決定するもの。
て構成してみると、第３図のスイッチ５′を（１）側に
倒した時の接続に対する。即ち第３図の記憶機能素子49
の時間ｔに於ける出力をＶ（ｔ）とすると、 Ｖ（ｔ＋Ｔ）＝（１−α）×Ｖ（ｔ）＋α×Ｉ（ｔ＋
Ｔ） αは１に近い係数（例えば0.98）。漏洩積分器の時定数
を決定するもの。
Ｉ（ｔ）は低域器への入力 Ｔはサンプル制御の制御周期 の形で表せる。
上式によれば、Ｖ（ｔ）は初め入力Ｉに比例して増大
し、それが入力に近い値になると（１−α）の漏れ成分
が大きくなり、最終的にはＶ＝Ｉに収まる特性となる。
即ち、入力Ｉの平均値がＶとなるのである。
し、それが入力に近い値になると（１−α）の漏れ成分
が大きくなり、最終的にはＶ＝Ｉに収まる特性となる。
即ち、入力Ｉの平均値がＶとなるのである。
従って、第１図の低域器２を構成する積分器とスイ
ッチ６の代わりに、第３図の全ブロックを端子405、406
とで同一番号の端子で第１図へ接続し、スイッチ５′、
６′を第１図スイッチ５と同一のタイミング、方法で動
作させることにより、積分器56は第２図の低域波器の
中の積分器56とループフィルタ４の積分器40とを共用さ
せることができる。これが本発明の特許請求の範囲第２
項の発明に対応するものである。
ッチ６の代わりに、第３図の全ブロックを端子405、406
とで同一番号の端子で第１図へ接続し、スイッチ５′、
６′を第１図スイッチ５と同一のタイミング、方法で動
作させることにより、積分器56は第２図の低域波器の
中の積分器56とループフィルタ４の積分器40とを共用さ
せることができる。これが本発明の特許請求の範囲第２
項の発明に対応するものである。
図中48は加算器、49は記憶機能素子で例えばメモリー
が対応する。スイッチ５′,6′を（１）側に倒した場
合、入力405,出力406間は、Ｆ（ｓ）＝｛α／（ｓ＋
α）｝・Ｋなる低域波器になり、その出力にはＫ・
ｅ（ｔ）が現われる。スイッチ５′,6′を（２）側に倒
した場合、入力405,出力406間はＦ（ｓ）＝1/sとなり完
全積分器となり第１図の40と同一になり、この時の初期
値としては がすでに入っていることになる。
が対応する。スイッチ５′,6′を（１）側に倒した場
合、入力405,出力406間は、Ｆ（ｓ）＝｛α／（ｓ＋
α）｝・Ｋなる低域波器になり、その出力にはＫ・
ｅ（ｔ）が現われる。スイッチ５′,6′を（２）側に倒
した場合、入力405,出力406間はＦ（ｓ）＝1/sとなり完
全積分器となり第１図の40と同一になり、この時の初期
値としては がすでに入っていることになる。
本実施例の場合、低域波器の入力が予めＫ倍とれて
いるので電圧制御発振器の出力位相をｅ（ｔ）だけ補
正する為には、このＫ倍を元に戻す為に、低域波器出
力の1/Kをもって補正する必要がある。なお第３図の端
子405,406は第１図の端子400と積分器出力とに各々接続
される。
いるので電圧制御発振器の出力位相をｅ（ｔ）だけ補
正する為には、このＫ倍を元に戻す為に、低域波器出
力の1/Kをもって補正する必要がある。なお第３図の端
子405,406は第１図の端子400と積分器出力とに各々接続
される。
以上記した様に、本発明によれば、一定時間内に引込
みを完了し、その後狭帯域ループで定常動作する位相同
期系を供給することができる。これにより、入力雑音の
大きい場合でも引込み時間の不確定さを大幅に縮少する
ことができる。
みを完了し、その後狭帯域ループで定常動作する位相同
期系を供給することができる。これにより、入力雑音の
大きい場合でも引込み時間の不確定さを大幅に縮少する
ことができる。
第１図は本発明の一実施例のブロック図を示す図。 図中１は位相差検出器 ２は低域波器 ３は電圧制御発振器 ４はループ・フィルタ である。 第２図は記憶機能を有するループ・フィルタの別の実施
例を示した図。 第３図は本発明の特許請求範囲第２項記載の発明の一実
施例のブロック図を示す図。
例を示した図。 第３図は本発明の特許請求範囲第２項記載の発明の一実
施例のブロック図を示す図。
Claims (2)
- 【請求項１】２次位相同期回路を構成する要素である電
圧制御発振器と、記憶機能を有するループ・フィルタ
と、位相差検出器と、該位相差検出器出力の平均値を出
力する低減波器とから成り、引込み時には前記位相差
検出器出力に定数Ｋを乗じた値を制御信号として前記電
圧制御発振器に直接供給する１次ループを構成し、引込
み終了後には前記低減波器出力に前記定数Ｋを乗じた
値を前記ループ・フィルタ出力の初期値とし、前記位相
差検出器の出力を前記ループ・フィルタに加え、前記ル
ープ・フィルタ出力をもって、前記電圧制御発振器の周
波数を制御する２次ループを構成し動作を継続すること
を特徴とする位相同期回路。 - 【請求項２】低域波器を一つの記憶素子を含む一次フ
ィルタを用い、該記憶素子とループ・フィルタの記憶機
能素子とを共通にしたことを特徴とする特許請求の範囲
第１項記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007878A JP2540792B2 (ja) | 1983-01-20 | 1983-01-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007878A JP2540792B2 (ja) | 1983-01-20 | 1983-01-20 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59133734A JPS59133734A (ja) | 1984-08-01 |
| JP2540792B2 true JP2540792B2 (ja) | 1996-10-09 |
Family
ID=11677862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007878A Expired - Lifetime JP2540792B2 (ja) | 1983-01-20 | 1983-01-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540792B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244933A (ja) * | 1987-03-30 | 1988-10-12 | Fujitsu General Ltd | Ｐｌｌ回路 |
| JP2513252B2 (ja) * | 1987-09-25 | 1996-07-03 | 日本電気株式会社 | 位相同期回路 |
| JP2610171B2 (ja) * | 1988-08-31 | 1997-05-14 | 日本電気エンジニアリング株式会社 | 位相同期回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49124953A (ja) * | 1973-04-03 | 1974-11-29 | ||
| JPS5121711A (ja) * | 1974-08-19 | 1976-02-21 | Ando Electric | |
| JPS5723038U (ja) * | 1980-07-14 | 1982-02-05 | ||
| JPS5736046U (ja) * | 1980-08-04 | 1982-02-25 |
-
1983
- 1983-01-20 JP JP58007878A patent/JP2540792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59133734A (ja) | 1984-08-01 |
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