JPS63244933A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS63244933A JPS63244933A JP62076874A JP7687487A JPS63244933A JP S63244933 A JPS63244933 A JP S63244933A JP 62076874 A JP62076874 A JP 62076874A JP 7687487 A JP7687487 A JP 7687487A JP S63244933 A JPS63244933 A JP S63244933A
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- Japan
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- signal
- loop filter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデジタルＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏ。
ｋｅｄ Ｌｏ。
ｐ、以下ＰＬＬと記す）回路の改良に関するものである
。
。
［従 来 例］
従来、この種のＰＬＬ回路は１例えば第３図に示す構成
をしている０図において、１は位相比較器の代りとして
用いられるアナログ演算器であり、このアナログ演算器
１にて入力信号（例えば周波数ｆｓ）と電圧制御発振器
（以下７００回路と記す）２からの信号（例えば周波数
ｆ、）との位相差をアナログ値の差信号として出力する
。このアナログ値の差信号はＡ／Ｄ変換器３にてデジタ
ル値の差信号に変換され、さらにループフィルタ部４に
てその信号の高周波成分の除去およびその信号の動作特
性の改良がなされる。ループフィルタ部４を経たデジタ
ル値の差信号電圧はＤ／Ａ変換器５にてアナログ値に変
換され、ＶＣＯ回路２に入力される。ｖＣＯ回路２はそ
の差信号電圧に基づいた周波数信号を出力する。このよ
うな繰返しにより、ｖＣＯ回路２から出力される信号の
周波数、位相が入力信号ｆ３と一致（ロック）される。
をしている０図において、１は位相比較器の代りとして
用いられるアナログ演算器であり、このアナログ演算器
１にて入力信号（例えば周波数ｆｓ）と電圧制御発振器
（以下７００回路と記す）２からの信号（例えば周波数
ｆ、）との位相差をアナログ値の差信号として出力する
。このアナログ値の差信号はＡ／Ｄ変換器３にてデジタ
ル値の差信号に変換され、さらにループフィルタ部４に
てその信号の高周波成分の除去およびその信号の動作特
性の改良がなされる。ループフィルタ部４を経たデジタ
ル値の差信号電圧はＤ／Ａ変換器５にてアナログ値に変
換され、ＶＣＯ回路２に入力される。ｖＣＯ回路２はそ
の差信号電圧に基づいた周波数信号を出力する。このよ
うな繰返しにより、ｖＣＯ回路２から出力される信号の
周波数、位相が入力信号ｆ３と一致（ロック）される。
［発明が解決しようとする問題点］
ところで、上記構成のＰＬＬ回路における動作チャート
は、第４図に示されているように、Ａ／Ｄ変換器３にお
ける処理時間ｔ１１．ループフィルタ部４における計算
時間ｔ、、、Ｄ／Ａ変換器５およびｖＣＯ回路２におけ
る出力時間ｔｓｘが繰り返される。この繰返しは、ルー
プフィルタ部４における計算時間ｔ２□の後Ｔｗ時間経
過毎になされる。
は、第４図に示されているように、Ａ／Ｄ変換器３にお
ける処理時間ｔ１１．ループフィルタ部４における計算
時間ｔ、、、Ｄ／Ａ変換器５およびｖＣＯ回路２におけ
る出力時間ｔｓｘが繰り返される。この繰返しは、ルー
プフィルタ部４における計算時間ｔ２□の後Ｔｗ時間経
過毎になされる。
これにより、入力信号に対してロックした周波数信号が
得られるようになっている。
得られるようになっている。
しかしながら、上記ＰＬＬ回路では、入力側とｖＣＯ回
路２の自走周波数に違いが生じている場合、上記計算時
間ｔｉ１、出力時間ｔ３１の期間中に位相に遅れ、進み
が発生することがあり、周波数。
路２の自走周波数に違いが生じている場合、上記計算時
間ｔｉ１、出力時間ｔ３１の期間中に位相に遅れ、進み
が発生することがあり、周波数。
位相を一致（ロック）させることができなくなる場合が
あった。
あった。
さらに、このＰＬＬ回路は、上記時間がｔ工、＋ｊｚｔ
＞ｔｉ、の関係にある場合、位相に遅れや進みが発生す
るため、動作が不安定になったり、引き込み特性等を悪
くする場合があった。
＞ｔｉ、の関係にある場合、位相に遅れや進みが発生す
るため、動作が不安定になったり、引き込み特性等を悪
くする場合があった。
この発明は上記問題点に鑑みなされたものであり、その
目的はループフィルタの演算時間による位相に遅れや進
みが生じないようにしたＰＬＬ回路を提供することにあ
る。
目的はループフィルタの演算時間による位相に遅れや進
みが生じないようにしたＰＬＬ回路を提供することにあ
る。
［問題点を解決するための手段］
上記目的を達成するために、この発明は入力信号の位相
差に応じた差信号を出力するアナログ演算器と、該アナ
ログ値の差信号をデジタル値に変換して出力するＡ／Ｄ
変換器と、該デジタルの差信号の高周波成分を除去し、
該差信号を直流電圧とするループフィルタ部と、該フィ
ルタ部にて得られた差信号電圧をアナログ値に変換して
出力するＤ／Ａ変換器と、該差信号電圧に応じた周波数
の信号を出力する電圧制御発振器とを備え、前記入力信
号と前記電圧制御発振器から出力される信号との周波数
、位相を一致させるＰＬＬ回路において、前記ループフ
ィルタ部は完全２次積分形フィルタであり、該完全２次
積分形フィルタを所定時間完全積分項のみのフィルタと
したものである。
差に応じた差信号を出力するアナログ演算器と、該アナ
ログ値の差信号をデジタル値に変換して出力するＡ／Ｄ
変換器と、該デジタルの差信号の高周波成分を除去し、
該差信号を直流電圧とするループフィルタ部と、該フィ
ルタ部にて得られた差信号電圧をアナログ値に変換して
出力するＤ／Ａ変換器と、該差信号電圧に応じた周波数
の信号を出力する電圧制御発振器とを備え、前記入力信
号と前記電圧制御発振器から出力される信号との周波数
、位相を一致させるＰＬＬ回路において、前記ループフ
ィルタ部は完全２次積分形フィルタであり、該完全２次
積分形フィルタを所定時間完全積分項のみのフィルタと
したものである。
［実 施 例コ
以下、この発明の実施例を第１図に基づいて説明する。
なお１図中、第３図と同一部分には同一符号を付し重複
説明を省略する。
説明を省略する。
図において、６はこの発明の特徴とするところのループ
フィルタ部であり、このループフィルタ部６は係数に１
の掛は算器６ａ、係数に２の掛は算器６ｂ、加算器６ｃ
、８ｄおよび単位遅延素子６０等からなる完全２次積分
形になっている。そして、このループフィルタ部６は完
全積分項に他のフィルタを付加した形のフィルタ（普通
のフィルタ）で構成され、スイッチＳが端子Ａに切り換
えられた場合には完全積分項に他のフィルタを付加した
フィルタの動作となり、スイッチＳが端子Ｂに切り換え
られた場合には完全積分項のみのフィルタの動作となる
。このタイミングは、第４図に示すＶＣＯ回路２の出力
時間ｔｉｔ内でループフィルタ部６の計算時間ｔつ□終
了後、Ｔシ時間経過でスイッチＳが端子Ａから端子Ｂに
切り換えられる。このループフィルタ部６にて得られた
差信号電圧がスイッチＳを経て従来同様にＤ／Ａ変換器
５を介し、ｖＣＯ回路２に入力される。
フィルタ部であり、このループフィルタ部６は係数に１
の掛は算器６ａ、係数に２の掛は算器６ｂ、加算器６ｃ
、８ｄおよび単位遅延素子６０等からなる完全２次積分
形になっている。そして、このループフィルタ部６は完
全積分項に他のフィルタを付加した形のフィルタ（普通
のフィルタ）で構成され、スイッチＳが端子Ａに切り換
えられた場合には完全積分項に他のフィルタを付加した
フィルタの動作となり、スイッチＳが端子Ｂに切り換え
られた場合には完全積分項のみのフィルタの動作となる
。このタイミングは、第４図に示すＶＣＯ回路２の出力
時間ｔｉｔ内でループフィルタ部６の計算時間ｔつ□終
了後、Ｔシ時間経過でスイッチＳが端子Ａから端子Ｂに
切り換えられる。このループフィルタ部６にて得られた
差信号電圧がスイッチＳを経て従来同様にＤ／Ａ変換器
５を介し、ｖＣＯ回路２に入力される。
次に、上記構成のＰＬＬ回路の動作を第２図の動作チャ
ートに基づいて説明する。
ートに基づいて説明する。
まず、従来同様に、Ａ／Ｄ変換器３にて入力信号とｖＣ
ｏ回路２からの信号の位相差信号がデジタルの値に変換
される。このときはスイッチＳは端子Ｂに切り換えられ
ている。そして、ループフィルタ部６にて計算がなされ
た後、スイッチＳは端子Ａに切り換えられ、そのループ
フィルタ部６は普通のループフィルタ（同図に示すＶＣ
ＯＩ：ｔ４、）となり、入力された差信号の高周波成分
を除去し、ａ流成分とした差信号電圧を出方する。
ｏ回路２からの信号の位相差信号がデジタルの値に変換
される。このときはスイッチＳは端子Ｂに切り換えられ
ている。そして、ループフィルタ部６にて計算がなされ
た後、スイッチＳは端子Ａに切り換えられ、そのループ
フィルタ部６は普通のループフィルタ（同図に示すＶＣ
ＯＩ：ｔ４、）となり、入力された差信号の高周波成分
を除去し、ａ流成分とした差信号電圧を出方する。
この差信号電圧はＤ／Ａ変換器５でアナログ値に変換さ
れてｖＣＯ回路２に入力される。この状態（ＶＣＯｌ）
において、ＶＣＯ回路２にて高速でその位相を引き込む
動作がなされる。そして、その時間Ｔｗが経過すると、
Ａ／Ｄ変換器３にて位相の差信号がサンプリングされ、
デジタル値に変換され、このとき同じ処理にてスイッチ
Ｓが端子Ｂ側に切り換えられ、ループフィルタ部６は完
全積分項のフィルタ（同図に示すＶ ＣＯ２： ｔ ｉ
ｔ）に変り、ループフィルタ部６は完全積分項のみのフ
ィルタとなり、入力された差信号の高周波成分を除去し
、直流成分とした差信号電圧を出力する。
れてｖＣＯ回路２に入力される。この状態（ＶＣＯｌ）
において、ＶＣＯ回路２にて高速でその位相を引き込む
動作がなされる。そして、その時間Ｔｗが経過すると、
Ａ／Ｄ変換器３にて位相の差信号がサンプリングされ、
デジタル値に変換され、このとき同じ処理にてスイッチ
Ｓが端子Ｂ側に切り換えられ、ループフィルタ部６は完
全積分項のフィルタ（同図に示すＶ ＣＯ２： ｔ ｉ
ｔ）に変り、ループフィルタ部６は完全積分項のみのフ
ィルタとなり、入力された差信号の高周波成分を除去し
、直流成分とした差信号電圧を出力する。
この差信号電圧はＤ／Ａ変換器５でアナログ値に変換さ
れてｖＣＯ回路２に入力される。この状態（ＶＣＯ２）
において、そのループフィルタ部６は完全積分項のみの
フィルタとなるため、■Ｃ○回路２の発振周波数が入力
信号の発振周波数に近づく。すなわち、ループフィルタ
部６およびＡ／Ｄ変換器の計算時間ｔ１□＋ｔａｘにお
けるｖＣｏ回路２の出力の遅れは、ループフィルタ部６
が完全積分項のみのフィルタに切り換えられることによ
り減殺される。このＶＣＯ２の時間経過後にスイッチＳ
は端子Ａに切り換えられる。このようにして、ｖＣＯ回
路２からはそのアナログ値の差信号電圧に応じた周波数
信号が出力される。
れてｖＣＯ回路２に入力される。この状態（ＶＣＯ２）
において、そのループフィルタ部６は完全積分項のみの
フィルタとなるため、■Ｃ○回路２の発振周波数が入力
信号の発振周波数に近づく。すなわち、ループフィルタ
部６およびＡ／Ｄ変換器の計算時間ｔ１□＋ｔａｘにお
けるｖＣｏ回路２の出力の遅れは、ループフィルタ部６
が完全積分項のみのフィルタに切り換えられることによ
り減殺される。このＶＣＯ２の時間経過後にスイッチＳ
は端子Ａに切り換えられる。このようにして、ｖＣＯ回
路２からはそのアナログ値の差信号電圧に応じた周波数
信号が出力される。
このようにして、ＰＬＬ回路が上記動作を繰り返すと、
入力信号とｖＣｏ回路２から出力された信号との周波数
、位相が一致（ロック）する。
入力信号とｖＣｏ回路２から出力された信号との周波数
、位相が一致（ロック）する。
なお、ｊ １１ ｙ ｔ１２ ＃・・・、ｔ２１ ｒ
ｊ ２２ ＋・・・、ｔ４１゜ｔ４２．・・・および１
Ｓ□ｔ ｔ５１１・・・はそれぞれ同じ時間幅である。
ｊ ２２ ＋・・・、ｔ４１゜ｔ４２．・・・および１
Ｓ□ｔ ｔ５１１・・・はそれぞれ同じ時間幅である。
［発明の効果］
以上説明したように、この発明によれば、ループフィル
タ部における計算時間による位相の遅れや進みを抑える
ことができ、動作が安定してなされ、これにより引き込
み特性（プルインレンジ）。
タ部における計算時間による位相の遅れや進みを抑える
ことができ、動作が安定してなされ、これにより引き込
み特性（プルインレンジ）。
同期特性（ロックレンジ）がより優れているという効果
がある。
がある。
第１図はこの発明の一実施例を示すＰＬＬ回路のブロッ
ク図、第２図は上記ＰＬＬ回路の動作を説明するための
チャート図、第３図は従来のＰＬＬ回路のブロック図、
第４図は従来のＰＬＬ回路の動作を説明するためのチャ
ート図である。 図中、１はアナログ演算器（乗算器）、２は電圧制御発
振器、３はＡ／Ｄ変換器、４，６はループフィルタ部、
５はＤ／Ａ変換塁である。
ク図、第２図は上記ＰＬＬ回路の動作を説明するための
チャート図、第３図は従来のＰＬＬ回路のブロック図、
第４図は従来のＰＬＬ回路の動作を説明するためのチャ
ート図である。 図中、１はアナログ演算器（乗算器）、２は電圧制御発
振器、３はＡ／Ｄ変換器、４，６はループフィルタ部、
５はＤ／Ａ変換塁である。
Claims (2)
- （１）入力信号の位相差に応じた差信号を出力するアナ
ログ演算器と、該アナログ値の差信号をデジタル値に変
換して出力するＡ／Ｄ変換器と、該デジタルの差信号の
高周波成分を除去し、該差信号を直流電圧とするループ
フィルタ部と、該フィルタ部にて得られた差信号電圧を
アナログ値に変換して出力するＤ／Ａ変換器と、該差信
号電圧に応じた周波数の信号を出力する電圧制御発振器
とを備え、前記入力信号と前記電圧制御発振器から出力
される信号との周波数、位相を一致させるＰＬＬ回路に
おいて、 前記ループフィルタ部は完全２次積分形フィルタであり
、該完全２次積分形フィルタを所定時間完全積分項のみ
のフィルタとしたことを特徴とするＰＬＬ回路。 - （２）特許請求の範囲（１）において、前記完全２次積
分形フィルタは、完全積分項のフィルタに他のフィルタ
を付加して構成したものと前記完全積分項のみのフィル
タにて構成したものとからなり、所定時間でそれらフィ
ルタが切り換えられるようにしたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076874A JPS63244933A (ja) | 1987-03-30 | 1987-03-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076874A JPS63244933A (ja) | 1987-03-30 | 1987-03-30 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244933A true JPS63244933A (ja) | 1988-10-12 |
Family
ID=13617781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076874A Pending JPS63244933A (ja) | 1987-03-30 | 1987-03-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244933A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133734A (ja) * | 1983-01-20 | 1984-08-01 | Nec Corp | 位相同期回路 |
-
1987
- 1987-03-30 JP JP62076874A patent/JPS63244933A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133734A (ja) * | 1983-01-20 | 1984-08-01 | Nec Corp | 位相同期回路 |
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