JPS59133734A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS59133734A JPS59133734A JP58007878A JP787883A JPS59133734A JP S59133734 A JPS59133734 A JP S59133734A JP 58007878 A JP58007878 A JP 58007878A JP 787883 A JP787883 A JP 787883A JP S59133734 A JPS59133734 A JP S59133734A
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- Japan
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- output
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- phase
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Links
- 230000003247 decreasing effect Effects 0.000 claims abstract description 3
- 230000006386 memory function Effects 0.000 claims description 8
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
- H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は一定時間内で引込みを完了する位相同期回路
に関る。
に関る。
位相同期回路は通常ループ・フィルタを有しない一次ル
ープと一次の低域通過フィルタをループ・フィルタに有
する二次ループが一般的に用いられている。
ープと一次の低域通過フィルタをループ・フィルタに有
する二次ループが一般的に用いられている。
各々は以下の様な特徴を持つ。まず−次ループは入力信
号と自己の電圧制御発振器出力との周波数差Δ−ｆが存
在すると、残留位相誤差θｅが発生する。
号と自己の電圧制御発振器出力との周波数差Δ−ｆが存
在すると、残留位相誤差θｅが発生する。
θｅは一次ループの直流利益をＫＤｏ とするととなる
。これより、ΔＬが増大していくに従ってθｅが大きく
なってしまうことが分る。一方、位相同期時間Ｔｐはル
ープの雑音帯域をＢＬ（＝Ｋｎｃ／２ ）とすると となシ、２次ループのそれは であるので一次ループの方が早い引込み特性を有するこ
とが分る。一方、２次ル、−プではループ・フィルタ内
に記憶機能を有しており、Δｒ、に対するθ。は一応無
視しうる程小さくすることができる。特に完全積分器を
含むループ・フィルタの場合にはΔｆ、に無関係にＯｅ
を零にすることができる０ 本発明の目的は引込時にはＴ、の短い一次ループで動作
し、定常時にはθｅγＯとなる。２次ループで動作する
位相同期系を構成する。ただし、この時２次ループ始動
時にループ・フィルタの内容が零であったシ、θｅζＯ
のままで２次ループを始動させても収束するまでにまた
ｓ／ＢＬ以上の時間がかかつてしまっては、最初に一次
ループを動作させた意味はなくなる。
。これより、ΔＬが増大していくに従ってθｅが大きく
なってしまうことが分る。一方、位相同期時間Ｔｐはル
ープの雑音帯域をＢＬ（＝Ｋｎｃ／２ ）とすると となシ、２次ループのそれは であるので一次ループの方が早い引込み特性を有するこ
とが分る。一方、２次ル、−プではループ・フィルタ内
に記憶機能を有しており、Δｒ、に対するθ。は一応無
視しうる程小さくすることができる。特に完全積分器を
含むループ・フィルタの場合にはΔｆ、に無関係にＯｅ
を零にすることができる０ 本発明の目的は引込時にはＴ、の短い一次ループで動作
し、定常時にはθｅγＯとなる。２次ループで動作する
位相同期系を構成する。ただし、この時２次ループ始動
時にループ・フィルタの内容が零であったシ、θｅζＯ
のままで２次ループを始動させても収束するまでにまた
ｓ／ＢＬ以上の時間がかかつてしまっては、最初に一次
ループを動作させた意味はなくなる。
そこで、本発明に於いては、−次ループ動作時にΔＬ、
とＯｅの程度を推定し、これを２次ループ動作開始時に
瞬時に解消しようとするものである。
とＯｅの程度を推定し、これを２次ループ動作開始時に
瞬時に解消しようとするものである。
本発明は、２次位相同期回路を構成する要素である電圧
制御発振器と、記憶機能を有するループ・フィルタと、
位相差検出器と該位相差検出器出力の平均値を出力する
低域ｆ波器とから成り、アクジシラン時には前記位相差
検出器出力に定数Ｋを乗じた値を制御信号として前記電
圧制御発振器に直接供給する１次ループを構成し、アク
ジション終了後には前記低域Ｐ波器出力に前記定数Ｋを
乗じた値を前記ループ・フィルタ出力の初期値とし、前
記低域ｆ波器出力に応じて前記電圧制御発振器の出力位
相を増減させた後、前記ループ・フィルタを含む２次ル
ープを構成し動作を継続することを特徴とする位相同期
回路および低域Ｐ波器を一つの記憶素子を含む一次フィ
ルタを用い、該記憶素子とループ・フィルタの記憶機能
素子とを共通にしたことを特徴とする位相同期回路であ
る。
制御発振器と、記憶機能を有するループ・フィルタと、
位相差検出器と該位相差検出器出力の平均値を出力する
低域ｆ波器とから成り、アクジシラン時には前記位相差
検出器出力に定数Ｋを乗じた値を制御信号として前記電
圧制御発振器に直接供給する１次ループを構成し、アク
ジション終了後には前記低域Ｐ波器出力に前記定数Ｋを
乗じた値を前記ループ・フィルタ出力の初期値とし、前
記低域ｆ波器出力に応じて前記電圧制御発振器の出力位
相を増減させた後、前記ループ・フィルタを含む２次ル
ープを構成し動作を継続することを特徴とする位相同期
回路および低域Ｐ波器を一つの記憶素子を含む一次フィ
ルタを用い、該記憶素子とループ・フィルタの記憶機能
素子とを共通にしたことを特徴とする位相同期回路であ
る。
次に本発明に付いて図面を参照して詳細に説明する。
第１図は本発明の一実施例のブロック図を示す図である
。図中１は位相差検出器、２は位相差検出器の出力を平
均化する低域Ｐ波器、３は電圧制御発振器、４は記憶機
能を有するループ・フィルタ、５はループを１次と２次
に切り換えるスイッチで入力端子５０の入力によって制
御される。以下位相差検出器、電圧制御発振器の変換利
得を１として話を進める。
。図中１は位相差検出器、２は位相差検出器の出力を平
均化する低域Ｐ波器、３は電圧制御発振器、４は記憶機
能を有するループ・フィルタ、５はループを１次と２次
に切り換えるスイッチで入力端子５０の入力によって制
御される。以下位相差検出器、電圧制御発振器の変換利
得を１として話を進める。
まず引込み時は、スイッチ５は（１）側に倒されている
。よって位相差検出器ｌの出力は定数Ｋ（＝２ＢＬ）が
掛けられて、電圧制御発振器３へ直接接続されている。
。よって位相差検出器ｌの出力は定数Ｋ（＝２ＢＬ）が
掛けられて、電圧制御発振器３へ直接接続されている。
よってループは一次ループとして動作している。この時
Δｆ−＋Ｏとすれば、これに対応するＯｅが残り、一定
時間後に低域Ｆ波器２の出力にθ姶）の平均値可）とし
て現われる。
Δｆ−＋Ｏとすれば、これに対応するＯｅが残り、一定
時間後に低域Ｆ波器２の出力にθ姶）の平均値可）とし
て現われる。
これによって電圧制御発振器の出力周波数変化はに、Ｏ
ｅであシ、これで入力信号と同期していることが分る。
ｅであシ、これで入力信号と同期していることが分る。
そこで、この値を加算器４１、積分器４゜とから成るル
ープ・フィルタ４の初期値として、設定することにより
入力信号と電圧制御発振器との周波数差は瞬時に解消さ
れることが分る。一方、Ｏｅはそのままであるので電圧
制御発振器の位相をＯｅだけ増減させてやればよい。こ
の為には、δ１θｅとなるインパルスを電圧制御発振器
の入力に加え”でやることが必要である。ここでδ（１
）は、デルタ関数である。ディジタル位相同期ループの
様に電圧制御発振器の出力位相を直接扱える場合には、
Ｏｅを出力位相に加えることで、位相誤差は解消する。
ープ・フィルタ４の初期値として、設定することにより
入力信号と電圧制御発振器との周波数差は瞬時に解消さ
れることが分る。一方、Ｏｅはそのままであるので電圧
制御発振器の位相をＯｅだけ増減させてやればよい。こ
の為には、δ１θｅとなるインパルスを電圧制御発振器
の入力に加え”でやることが必要である。ここでδ（１
）は、デルタ関数である。ディジタル位相同期ループの
様に電圧制御発振器の出力位相を直接扱える場合には、
Ｏｅを出力位相に加えることで、位相誤差は解消する。
これらの処理は、スイッチ６．７とによって成される。
まずスイッチ６を閉じることにょシ、ループ・フィルタ
中の完全積分器４ｏの初期値がＫ・Ｏｅに設定され、ス
イッチ７を閉じることにより電圧制御発振器の位相が１
９６（０だけ変化スル。
中の完全積分器４ｏの初期値がＫ・Ｏｅに設定され、ス
イッチ７を閉じることにより電圧制御発振器の位相が１
９６（０だけ変化スル。
以上の前処理を完了した直後スイーＩチ５は（２）側に
倒され、直ちに２次ループとして動作を開始する。この
時にはすでにΔＬ、θ８解消されているので、ループの
安定点近傍で定常動作をさせることができる。従って２
次ループの帯域幅ＰＬを１次ループの帯域幅に比べ急激
に狭くすることができ、これによる狭帯域ループのロッ
ク外れは発生しない。
倒され、直ちに２次ループとして動作を開始する。この
時にはすでにΔＬ、θ８解消されているので、ループの
安定点近傍で定常動作をさせることができる。従って２
次ループの帯域幅ＰＬを１次ループの帯域幅に比べ急激
に狭くすることができ、これによる狭帯域ループのロッ
ク外れは発生しない。
第２図は記憶機能を有するループ・フィルタの別の実施
例のブロック図を示す図であり、Ｆ （ｓ） ＝α／（
ｓ＋α）なるフィルタを構成してい妬図中５５゜５７は
加算器、５６はメモリー、またブロック５′はスイッチ
である。同メモリに端子４０２を介して初期値を設定す
ればよい。同フィルタは第１図の端子５０，４００，４
０１を介して接続される。
例のブロック図を示す図であり、Ｆ （ｓ） ＝α／（
ｓ＋α）なるフィルタを構成してい妬図中５５゜５７は
加算器、５６はメモリー、またブロック５′はスイッチ
である。同メモリに端子４０２を介して初期値を設定す
ればよい。同フィルタは第１図の端子５０，４００，４
０１を介して接続される。
第３図は低域Ｆ波器２を一次のディジタル・フィルタで
構成し、その記憶機能素子をループ・フィルタの記憶機
能素子と共通にした特許請求範囲第２項記載の一実施例
のブロック図を示す図である０ 図中４８は加算器、４９は記憶機能素子で例えばメモリ
ーが対応する。スイッチ゛５′、６′を（１）側に倒し
た場合、入力４０５．出力４０６間は、Ｆ（ｓ） ＝（
α／（ｓ＋α））・Ｋなる低域ｒ波器になシ、その出力
にはＫ・θｅ（１）が現われる。スイッチ５１．６１を
（２）側に倒した場合、入力４０５．出力４０６間はＦ
”（ｓ） ＝１／Ｓとなシ完全積分器となり第１図の４
０と同一になシ、この時の初期値としてはＫ］τ（１）
がすでに入っていることになる。
構成し、その記憶機能素子をループ・フィルタの記憶機
能素子と共通にした特許請求範囲第２項記載の一実施例
のブロック図を示す図である０ 図中４８は加算器、４９は記憶機能素子で例えばメモリ
ーが対応する。スイッチ゛５′、６′を（１）側に倒し
た場合、入力４０５．出力４０６間は、Ｆ（ｓ） ＝（
α／（ｓ＋α））・Ｋなる低域ｒ波器になシ、その出力
にはＫ・θｅ（１）が現われる。スイッチ５１．６１を
（２）側に倒した場合、入力４０５．出力４０６間はＦ
”（ｓ） ＝１／Ｓとなシ完全積分器となり第１図の４
０と同一になシ、この時の初期値としてはＫ］τ（１）
がすでに入っていることになる。
本実施例の場合、低域ｆ波器の入力が予めに倍とれてい
るので電圧制御発振器の出力位相を机（杓だけ補正する
為には、このに倍を元に戻す為に、低域ｆ波器出力の１
／Ｋをもって補正する必要がある。なお第３図の端子４
０５ 、４０６は第１図の端子４００と積分器出力とに
各々接続される。
るので電圧制御発振器の出力位相を机（杓だけ補正する
為には、このに倍を元に戻す為に、低域ｆ波器出力の１
／Ｋをもって補正する必要がある。なお第３図の端子４
０５ 、４０６は第１図の端子４００と積分器出力とに
各々接続される。
以上記した様に、本発明によれば、一定時間内に引込み
を完了し、その後狭帯域ループで定常動作する位相同期
系を供給することができる。これにより、入力雑音の大
きい場合でも引込み時間の不確定さを大幅に縮少するこ
とができる。
を完了し、その後狭帯域ループで定常動作する位相同期
系を供給することができる。これにより、入力雑音の大
きい場合でも引込み時間の不確定さを大幅に縮少するこ
とができる。
第１図は本発明の一実施例のブロック図を示す図０
図中 １は位相差検出器
２は低域ｆ波器
３は電圧制御発振器
４はループ・フィルタ
である。
第２図は記憶機能を有するループ・フィルタの別の実施
例を示した図。 第３図は本発明の特許請求範囲第２項記載の発明の一実
施例のブロック図を示す図。 １７７ 第１図 第 ３ 図
例を示した図。 第３図は本発明の特許請求範囲第２項記載の発明の一実
施例のブロック図を示す図。 １７７ 第１図 第 ３ 図
Claims (1)
- １．２次位相同期回路を構成する要素である電圧制御発
振器と、記憶機能を有するループ・フィルタと、位相差
検出器と、該位相差検出器出力の平均値を出力する低域
Ｐ波器とから成り、アクジション時には前記位相差検出
器出力に定数Ｋを重じた値を制御信号として前記電圧制
御発振器に直接供給する１次ループを構成し、アクジシ
ョン終了後には前記低域ｒ波器出力に前記定数Ｋを乗じ
た値を前記ループ・フィルタ出力の初期値とし、前記低
域ｒ波器出力に応じて前記電圧制御発振器の出力位相を
増減させた後、前記ループ・フィルタを含む２次ループ
を構成し動作を継続することを特徴とする位相同期回路
。 ２、低域ｆ波器を一つの記憶素子を含む一次フィルタを
用い、該記憶素子とループ・フィルタの記
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007878A JP2540792B2 (ja) | 1983-01-20 | 1983-01-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007878A JP2540792B2 (ja) | 1983-01-20 | 1983-01-20 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59133734A true JPS59133734A (ja) | 1984-08-01 |
| JP2540792B2 JP2540792B2 (ja) | 1996-10-09 |
Family
ID=11677862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007878A Expired - Lifetime JP2540792B2 (ja) | 1983-01-20 | 1983-01-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540792B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244933A (ja) * | 1987-03-30 | 1988-10-12 | Fujitsu General Ltd | Ｐｌｌ回路 |
| JPS6484919A (en) * | 1987-09-25 | 1989-03-30 | Nec Corp | Phase locked loop circuit |
| EP0357374A2 (en) * | 1988-08-31 | 1990-03-07 | Nec Corporation | Phase-locked loop |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49124953A (ja) * | 1973-04-03 | 1974-11-29 | ||
| JPS5121711A (ja) * | 1974-08-19 | 1976-02-21 | Ando Electric | |
| JPS5723038U (ja) * | 1980-07-14 | 1982-02-05 | ||
| JPS5736046U (ja) * | 1980-08-04 | 1982-02-25 |
-
1983
- 1983-01-20 JP JP58007878A patent/JP2540792B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49124953A (ja) * | 1973-04-03 | 1974-11-29 | ||
| JPS5121711A (ja) * | 1974-08-19 | 1976-02-21 | Ando Electric | |
| JPS5723038U (ja) * | 1980-07-14 | 1982-02-05 | ||
| JPS5736046U (ja) * | 1980-08-04 | 1982-02-25 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244933A (ja) * | 1987-03-30 | 1988-10-12 | Fujitsu General Ltd | Ｐｌｌ回路 |
| JPS6484919A (en) * | 1987-09-25 | 1989-03-30 | Nec Corp | Phase locked loop circuit |
| EP0357374A2 (en) * | 1988-08-31 | 1990-03-07 | Nec Corporation | Phase-locked loop |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540792B2 (ja) | 1996-10-09 |
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