JPH089937Y2 - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
- Publication number
- JPH089937Y2 JPH089937Y2 JP2463891U JP2463891U JPH089937Y2 JP H089937 Y2 JPH089937 Y2 JP H089937Y2 JP 2463891 U JP2463891 U JP 2463891U JP 2463891 U JP2463891 U JP 2463891U JP H089937 Y2 JPH089937 Y2 JP H089937Y2
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- JP
- Japan
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- output
- signal
- circuit
- phase
- digital
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、同期信号となる一定周
期の外部入力信号の一時停止状態においても、同入力信
号の停止直前の状態を保持し、継続動作可能なデジタル
位相同期回路に関する。
期の外部入力信号の一時停止状態においても、同入力信
号の停止直前の状態を保持し、継続動作可能なデジタル
位相同期回路に関する。
【０００２】
【従来の技術】外部よりの入力信号10と内部の電圧制御
発振器20の出力信号21との位相を比較し、出力した両信
号の位相差のデジタル信号を低域濾波器12に供給すると
ともに、同位相差信号に所定の計数を乗し、加算器15お
よび遅延回路16を直列接続してループ構成とした完全積
分回路を介し、積算した信号を同低域濾波器12の出力に
加算し、デジタル−アナログ変換器19を介したアナログ
の制御電圧を同電圧制御発振器20に印加し、出力信号21
の周波数および／または位相を入力信号10のそれと一致
せしめるものであった。外部入力信号10の一時停止等に
対しては、前記位相同期回路の同期状態、すなわちロッ
ク状態を検出する回路を備え、アンロック時には警報信
号を出力して同位相同期回路の出力信号を利用している
回路の作動を停止するものであった。
発振器20の出力信号21との位相を比較し、出力した両信
号の位相差のデジタル信号を低域濾波器12に供給すると
ともに、同位相差信号に所定の計数を乗し、加算器15お
よび遅延回路16を直列接続してループ構成とした完全積
分回路を介し、積算した信号を同低域濾波器12の出力に
加算し、デジタル−アナログ変換器19を介したアナログ
の制御電圧を同電圧制御発振器20に印加し、出力信号21
の周波数および／または位相を入力信号10のそれと一致
せしめるものであった。外部入力信号10の一時停止等に
対しては、前記位相同期回路の同期状態、すなわちロッ
ク状態を検出する回路を備え、アンロック時には警報信
号を出力して同位相同期回路の出力信号を利用している
回路の作動を停止するものであった。
【０００３】
【考案が解決しようとする課題】位相同期回路の出力信
号21をクロック信号とする計時回路等においては、同位
相同期回路のアンロックによる計時動作の停止または異
常計時は同計時回路によるタイマー動作を狂わせるもの
であった。本考案は、外部入力信号の一時停止にあって
も、一時停止直前の状態を保持する手段を提供するもの
である。
号21をクロック信号とする計時回路等においては、同位
相同期回路のアンロックによる計時動作の停止または異
常計時は同計時回路によるタイマー動作を狂わせるもの
であった。本考案は、外部入力信号の一時停止にあって
も、一時停止直前の状態を保持する手段を提供するもの
である。
【０００４】
【課題を解決するための手段】前記完全積分回路を構成
する遅延回路16を最終段をラッチメモリとし、入力信号
検出回路22の反転出力で同ラッチメモリを保持状態にす
るとともに、同ラッチメモリの出力を前記低域濾波器12
の出力に加算する加算器13の出力または同ラッチメモリ
の出力のいずれかを選択するスイッチ18を備え、同入力
信号検出回路22の反転出力で前記デジタル−アナログ変
換器の入力を同ラッチメモリの出力に切り換える。
する遅延回路16を最終段をラッチメモリとし、入力信号
検出回路22の反転出力で同ラッチメモリを保持状態にす
るとともに、同ラッチメモリの出力を前記低域濾波器12
の出力に加算する加算器13の出力または同ラッチメモリ
の出力のいずれかを選択するスイッチ18を備え、同入力
信号検出回路22の反転出力で前記デジタル−アナログ変
換器の入力を同ラッチメモリの出力に切り換える。
【０００５】
【作用】同期信号として使用する一定周期の外部入力信
号10を、位相同期回路を構成する電圧制御発振器20の出
力信号21との位相を比較し、両信号のデジタル化した位
相差信号を得る。前記位相差信号を、雑音成分および高
調波成分を除去の低域濾波器12を介すとともに、分岐し
た同位相差信号に所定の計数を乗し、加算器15および同
加算器15の出力を所定時間遅延せしめる遅延回路16をル
ープ状に直列接続した完全積分回路に供給する。
号10を、位相同期回路を構成する電圧制御発振器20の出
力信号21との位相を比較し、両信号のデジタル化した位
相差信号を得る。前記位相差信号を、雑音成分および高
調波成分を除去の低域濾波器12を介すとともに、分岐し
た同位相差信号に所定の計数を乗し、加算器15および同
加算器15の出力を所定時間遅延せしめる遅延回路16をル
ープ状に直列接続した完全積分回路に供給する。
【０００６】前記遅延回路16の最終段を同遅延回路の一
部を成すラッチメモリ17とし、同ラッチメモリ17の出力
を前記低域濾波器12の出力に加算し、アナログ信号の制
御電圧に変換し、電圧制御発振器20に印加する。前記電
圧制御発振器20の出力信号21を、前記入力信号10の比較
信号として同入力信号とともに位相比較器11に供給して
位相同期のループ回路を構成し、外部よりの入力信号10
に同期した信号21として出力する。
部を成すラッチメモリ17とし、同ラッチメモリ17の出力
を前記低域濾波器12の出力に加算し、アナログ信号の制
御電圧に変換し、電圧制御発振器20に印加する。前記電
圧制御発振器20の出力信号21を、前記入力信号10の比較
信号として同入力信号とともに位相比較器11に供給して
位相同期のループ回路を構成し、外部よりの入力信号10
に同期した信号21として出力する。
【０００７】前記位相同期回路のロック状態、つまり前
記電圧制御発振器20の出力信号21が同位相同期回路に入
力の信号10に同期した状態では、前記完全積分回路のル
ープ利得は同完全積分回路の遅延時間に対し十分長い時
間では無限大となるため、同位相同期回路のループ利得
も無限大となる。従って、前記電圧制御発振器20の出力
信号21は入力信号10と周波数および位相ともに一致した
状態で安定し、前記位相比較器12の出力は「０」とな
る。
記電圧制御発振器20の出力信号21が同位相同期回路に入
力の信号10に同期した状態では、前記完全積分回路のル
ープ利得は同完全積分回路の遅延時間に対し十分長い時
間では無限大となるため、同位相同期回路のループ利得
も無限大となる。従って、前記電圧制御発振器20の出力
信号21は入力信号10と周波数および位相ともに一致した
状態で安定し、前記位相比較器12の出力は「０」とな
る。
【０００８】本位相同期回路の前記入力信号10を分岐
し、供給した信号検出回路22が同入力信号10の存在を検
出した信号の反転信号を出力し、同入力信号10がないと
きは出力した同反転信号により前記ラッチメモリ17の内
容を記憶保持せしめるとともに加算器13の出力を供給し
たデジタル−アナログ変換器19の入力を同ラッチメモリ
17の出力に切り換える。
し、供給した信号検出回路22が同入力信号10の存在を検
出した信号の反転信号を出力し、同入力信号10がないと
きは出力した同反転信号により前記ラッチメモリ17の内
容を記憶保持せしめるとともに加算器13の出力を供給し
たデジタル−アナログ変換器19の入力を同ラッチメモリ
17の出力に切り換える。
【０００９】前記位相同期回路のロック状態では前記低
域濾波器の出力は「０」となっているので、前記ラッチ
メモリ17の出力に同低域濾波器の出力を加算した出力か
ら同ラッチメモリ17の出力に切り換えても、前記デジタ
ル−アナログ変換器19に入力する信号はその時点では変
化しない。前記ラッチメモリ17の出力をアナログ制御電
圧に変換して前記電圧制御発振器20の発振を制御し、以
前と同様の周波数および位相の信号21を継続出力する。
域濾波器の出力は「０」となっているので、前記ラッチ
メモリ17の出力に同低域濾波器の出力を加算した出力か
ら同ラッチメモリ17の出力に切り換えても、前記デジタ
ル−アナログ変換器19に入力する信号はその時点では変
化しない。前記ラッチメモリ17の出力をアナログ制御電
圧に変換して前記電圧制御発振器20の発振を制御し、以
前と同様の周波数および位相の信号21を継続出力する。
【００１０】
【実施例】外部よりの入力信号10および電圧制御発振器
20の出力信号21との位相比較器11に供給し、両信号位相
差のデジタル化した信号を出力する。前記位相比較器11
の出力した位相差信号を、低域濾波器12に供給するとと
もに同位相差信号を分岐し係数乗算器14に供給する。前
記乗算器14の出力を、加算器15の出力を遅延回路16およ
びラッチメモリ17を介し同ラッチメモリ17の出力を同加
算器15の一つの入力に供給し、完全積分回路とした同加
算器15の他の入力に供給する。
20の出力信号21との位相比較器11に供給し、両信号位相
差のデジタル化した信号を出力する。前記位相比較器11
の出力した位相差信号を、低域濾波器12に供給するとと
もに同位相差信号を分岐し係数乗算器14に供給する。前
記乗算器14の出力を、加算器15の出力を遅延回路16およ
びラッチメモリ17を介し同ラッチメモリ17の出力を同加
算器15の一つの入力に供給し、完全積分回路とした同加
算器15の他の入力に供給する。
【００１１】前記ラッチメモリ17の出力は分岐し、前記
低域濾波器12の出力とともに加算器13に供給し、同加算
器13の出力または同ラッチメモリ17の出力のいずれかを
選択するスイッチ18を介し、デジタル−アナログ変換器
19に供給する。前記デジタル−アナログ変換器19の出力
する制御電圧を電圧制御発振器20に供給し、出力した信
号21を前記位相比較器12に供給するとともに、出力端子
より出力する。
低域濾波器12の出力とともに加算器13に供給し、同加算
器13の出力または同ラッチメモリ17の出力のいずれかを
選択するスイッチ18を介し、デジタル−アナログ変換器
19に供給する。前記デジタル−アナログ変換器19の出力
する制御電圧を電圧制御発振器20に供給し、出力した信
号21を前記位相比較器12に供給するとともに、出力端子
より出力する。
【００１２】前記位相比較器11に入力の入力信号10を分
岐し、同入力信号10の有無を検出する信号検出回路22に
供給し、同入力信号10のないときに出力する反転信号を
出力し、同反転信号を前記ラッチメモリ17の保持信号入
力に供給するとともに前記スイッチ18の切換信号入力に
供給し、ラッチメモリ17の出力を選択せしめる。
岐し、同入力信号10の有無を検出する信号検出回路22に
供給し、同入力信号10のないときに出力する反転信号を
出力し、同反転信号を前記ラッチメモリ17の保持信号入
力に供給するとともに前記スイッチ18の切換信号入力に
供給し、ラッチメモリ17の出力を選択せしめる。
【００１３】
【考案の効果】以上により、位相同期回路に入力の基準
信号が一時停止するようなことがあっても、出力する信
号は同入力信号の一時停止期間の経時変化はあるもの
の、同入力信号の一時停止直前の状態を維持し、同出力
信号をクロック信号とする計時回路を高精度に保つこと
ができる。
信号が一時停止するようなことがあっても、出力する信
号は同入力信号の一時停止期間の経時変化はあるもの
の、同入力信号の一時停止直前の状態を維持し、同出力
信号をクロック信号とする計時回路を高精度に保つこと
ができる。
【図１】本考案の位相同期回路のブロック図である。
10 入力信号 12 位相比較器 13 加算器 14 係数乗算器 15 加算器 16 ラッチメモリ 17 スイッチ 18 デジタル−アナログ変換器 19 電圧制御発振器 20 出力信号 21 信号検出回路
Claims (1)
- 【請求項１】一定周期を有する外部入力信号と電圧制御
発振器の出力信号との位相を比較し、出力した位相差の
デジタル信号を低域濾波器に供給するとともに分岐し所
定の計数を乗し完全積分回路を介して同低域濾波器の出
力に加算し、デジタル−アナログ変換器を介した制御電
圧を同電圧制御発振器に印加する位相同期回路におい
て、加算器および遅延回路で構成する前記完全積分回路
の遅延回路の最終段をラッチメモリとし、前記入力信号
を検出する回路の反転出力により同ラッチメモリの内容
を保持状態にするとともに前記デジタル−アナログ変換
器の入力を同ラッチメモリの出力に切り換えるスイッチ
を具備することを特徴とするデジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2463891U JPH089937Y2 (ja) | 1991-03-22 | 1991-03-22 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2463891U JPH089937Y2 (ja) | 1991-03-22 | 1991-03-22 | デジタル位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04114236U JPH04114236U (ja) | 1992-10-07 |
| JPH089937Y2 true JPH089937Y2 (ja) | 1996-03-21 |
Family
ID=31909534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2463891U Expired - Lifetime JPH089937Y2 (ja) | 1991-03-22 | 1991-03-22 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH089937Y2 (ja) |
-
1991
- 1991-03-22 JP JP2463891U patent/JPH089937Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04114236U (ja) | 1992-10-07 |
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