JPS6013613B2 - 位相同期制御回路 - Google Patents

Description

【発明の詳細な説明】 この発明は位相同期制御回路に関し、特にたとえば衛星
通信等で用いられる搬送波再生装置において送信信号の
位相を同期制御する位相同郷制御回路に関する。

第１図は位相同期回路（以下、ＰＬＬと略称する。

）１の原理図である。このＰＬＬＩは、誤差信号が入力
信号とある基準信号との位相差の関数となるような帰還
システムであり、基本的には、位相検波器２、ループフ
ィル夕３、電圧制御発振器（ＶＣＯ）４を含む。位相検
波器２は、端子５に与えられる搬送波入力ａとＶＣＯ信
号ｂとの位相を比較し、これらの２信号ａ，ｂの位相差
に比例した誤差信号Ｖｄを発生する。この位相誤差信号
Ｖｄはループフィル夕３を通る。このループフィル夕３
は櫨城通過フィル夕であり、雑音とあらゆる高調波信号
を抑制し、ループの動的性能を決定する。フィル夕３を
通った誤差電圧Ｖｅは、ＶＣ０４の周波数を調整し、そ
れが再び位相検波器２で入力信号ａと比較される。この
ようにして再発生した誤差電圧は、ループを通ってＶＣ
Ｏ信号を調整し、最後にＶＣＯ信号ｂと入力信号ａはあ
る一定の位相関係にロックされる。ところで、従来、ア
ナログ型位相同期回路（ＰＬＬＩ）のループフィル夕３
には、たとえば第２図に示すような不完全積分型の低域
通過フィル夕（またはＬｅａｄ−仏ｇＦｉｌｔｅｒ）が
用いられている。

このため、端子５に入来する周波数信号を電圧制御発振
器（ＶＣＯ）４の中心周波数が異る場合、すなわちデチ
ューニング（Ｄｅｔ肌ｉｎｇ）がある場合には、到来周
波数信号の位相とＶＣ０４の発振周波数信号の位相とが
一致せず、定常的に位相誤差が残存した。したがって、
入力様子５に電波とともに空電等による雑音が入来し続
けた場合、たとえば第３図に示すように、位相誤差？の
確率密度分布曲線Ａが一方にかたよってしまい、このた
め信号復調の誤り率を増大させてしまうという欠点があ
った。そこで、従来から、このような定常位相誤差を除
くためまたは小さくするために以下の２つの方法が考え
られていた。

すなわち、第１の方法は第２図に示したような不完全積
分形ループフィル夕の帯域を狭くしてループゲインを大
きくする方法である。第２の方法は、たとえば第４図に
示すような演算増幅器７を含む完全積分形のループフィ
ル夕３′を用いる方法である。しかしながら、第１の方
法ではループゲインを大きくすることは、ループ自体を
不安定なものとしてしまうので定常位相誤差を抑圧する
程度までゲインを十分大きくとることはできない。また
、第２の方法では、演算増幅器７のオフセット電圧や、
たとえばコンデンサ７ａに他の回路からの電荷の流入等
の外部要因によって、このループフィル夕３′の出力電
圧Ｖｅが最大値または最小値たとえば土１０Ｖ等）に強
制されたままになるという不安定性が伴なう。この不安
定な現象が生じるとＶＣ０４は制御不能となり位相同期
回路そのものの機能が停止する。それゆえに、この発明
の主たる目的は、通常の広い帯城幅を有するループフィ
ル夕を用いても定常位相誤差を十分抑圧し得る位相同期
制御回路を提供することである。この発明は要約すれば
、アナログ型の位相同期回路（ＰＬＬ）において、不完
全積分型ループフィル夕からの誤差電圧に基づく平滑さ
れた直流成分をサンプリングし、このサンプリング値を
Ａ／Ｄ変換しさらにディジタル制御回路によって処理を
施こした後○／Ａ変換して、前記誤差電圧に或る一定の
鏡斜部を含む補正亀圧を重畳させ、亀圧制御発振器（Ｖ
ＣＯ）に加えるようにした直流ループを備えて、前記不
・完全積分型ループフィル外こ起因する定常位相誤差を
補償し、もって位相同期を整合させるようにした、位相
同期制御回路である。

この発明の上述の目的およびその他の目的と特徴は以下
に図面を参照して述べる詳細な説明から一層明らかとな
ろう。

第５図はこの発明の一実施例を示すブロック図であり、
第５Ａ図に示すプロセサ１ １の概略ブロック図であり
、第５８図は第５Ａ図に示すＲＯＭに記憶されるプログ
ラムを示す図である。

第５図において、位相同期回路には第１図に示した回路
に、さらに直流ル−プ７が付加されている。

直流ループ７は低域通過フィル夕８（以下、ＬＰＦと略
称する。）と、サンプルホールド回路９と、Ａ／Ｄ変換
器１０と、プロセサ１ １と、Ｄ／Ａ変換器１２と、加
算器１３とから構成される。ＬＰＦ８はループフィル夕
３の出力誤差電圧Ｖｅを受ける。そして、サンプルホー
ルド回路９はＬＰＦ８の出力電圧Ｖｅをサンプルホ−ル
ドし、Ａ／Ｄ変換器１０‘まサンプルホールド回路９に
よってホールドされたアナログ電圧をディジタル量に変
換する。プロセサ１１はＡ／○変換器１０からのディジ
タル情報を受け、この情報を処理しかつ制御信号を導出
する。プロセサ１１は第５Ａ図に示すように、ＣＰＵＩ
Ｉ ＩとＲＯＭＩ １ ２とＲＡＭＩ １ ３とを含
む。

ＲＯＭＩ１２は第５Ｂ図に示すプログ，ラムを予め記憶
している。そして、ＣＰＵＩＩＩにはＡ／○変換器１０
からサンプリングされたディジタル燈氏値が与えられる
。ＣＰＵ１１１はサンプルホールド回路９にサンプリン
グ間隔を指令する信号ＣＩを出力するとともに、Ａ／○
変換器１０からのサンプリングされたディジタル電圧値
を順次ＲＡＭＩ １ ３に記憶させる。また、ＣＰＵＩ
ＩはＤ／Ａ変換器１２からアナログ電圧Ｖｆを導出す
るかどうかを制御するために、ディジタル電圧を出力す
る。なお、プロセサ１１の代わりにサンプリング指令を
出力したりディジタル電圧を出力する手段などを含むデ
ィジタル制御回路で構成してもよい。前述のプロセサ１
１から出力されたディジタル電圧はＤ／Ａ変換器１２に
与えられ、アナログ鰭圧Ｖｆに変換される。

このアナログ電圧Ｖｆは加算器１３に与えられる。加算
器１３には他の入力として、ループフィル夕３の出力誤
差電圧ｙｅが与えられている。なお、前述のＬＰＦ８の
通過帯城はループ１の帯域の１００分の１程度に選ばれ
ている。次に、第５Ｂ図に示すフローチャートに従って
動作を説明する。

まず、初めは直流ループ７は動作させない。つまり、プ
ロセサ１１はＤ／Ａ変換器１２から加算器１３へ電圧Ｖ
ｆを与えず、第５図のループフィル夕３を含むループ１
（第１図の位相同期回路のループ１の相当する）のみを
動作させる。このループ１の動作態様は第１図を参照し
て述べた説明と同機である。このループ１が定常状態に
達しているか否かは後述するようにプロセサ１ １が判
断するが、今ループ１は定常状態に達しているものとす
る。

すなわち、端子５からの搬送波入力ａとＶＣＯ信号ｂは
或る一定の位相関係にロックされている。つまり、ルー
プフィル夕３が不完全積分型フィル夕であるがゆえに、
定常位相誤差が存在している。ループフィル夕３の出力
電圧Ｖｅ，はＬＰＦ８を通りほぼ直流電圧Ｖｅ，となる
。プロセサ１１のＣＰＵＩＩＩ‘まサンプリング指令信
号ＣＩをサンプルホールド回路９に与える。このサンプ
リング指令信号ＣＩの間隔は、好ましくはループ１の帯
域ＢＬ（ＨＺ）の逆数のＩＯＮ音以上で行なわれる。ま
た、このサンプリング指令信号ＣＩは少なくとも２回以
上出力される。サンプルホールド回路９は直流鰭圧Ｖｅ
，をサンプリングしかつホールドし、Ａ／Ｄ変換器１０
‘まそのサンプルホールドされた電圧をディジタル量に
変換する。そして、Ａ／Ｄ変換器１０の出力としての検
出電圧Ｖｅｏ，はプロセサ１１に与えられ、ＲＡＭＩ１
３に記憶される。ＣＰＵＩＩＩはＲＡＭＩ１３に順次記
憶した各検出電圧Ｖｅ。，を比較し、変化がないかまた
はそれぞれ比較した差が或る定められた許容範囲内にあ
るか否かを判断し、許容範囲内にあれば、ループ１が定
常状態に達しているものと判断する。定常状態であると
判断したとき、ＣＰＵＩ Ｉ Ｉはループ７を能動化す
る。すなわち、ＣＰＵＩＩＩはディジタル亀圧を出力し
、加算器１３へｂ圧Ｖｆを導出可館なようにする。つま
り、前記ディジタル電圧Ｖｅｏ，に基づき、これをＤ／
Ａ変換器１２に通すことにより、アナログ肉氏Ｖｅ＾，
（母Ｖｅｏ，）に変換し、Ｖｆ，＝Ｖｅ＾，として加算
器１３に与える。ループ１のＶＣ０４には、結局Ｖｅ，
十Ｖｆ，の電圧が印加される。さて、第６Ａ図および第
６８図を参照して、この制御の様子を述べる。

第６Ａ図は制御が行なわれているループフィル夕３の出
力電圧Ｖｅの変化を示し、第６Ｂ図は加算電圧Ｖｆの変
化の様子を示している。前記アナログ蝿圧Ｖｅ＾，‘ま
プロセサ１ １の制御のもとで、第６Ｂ図に示すように
、懐きＭＷ′ｓｅｃ）の漸増鰭圧剖旧，を含む電圧波形
Ｆ，の形で与えられる。

ループ１はこの電圧Ｖｆ，に対して制御作用をなす。こ
の制御作用の結果、誤差電圧ｙｅは前の誤差電圧Ｖｅ，
よりも少ない電圧を示すことになる。たとえば、第６Ａ
図のようにＶｅ２になったものとしよう。そして、ルー
プ１は再び定常状態に達する。Ｖｅ２＝０でないのであ
れば、前記加算電圧Ｖｆ，では不十分であるわけである
。そこで、さらに、次のサンプリングにより電圧Ｖｅｄ
２を検出する。定常状態に達しているものとプロセサ１
１が判断する。プロセサ１１は、前の検出電圧Ｖｅｄ，
を記憶しているので、次の検出電圧Ｖｅｄ２を加えて記
憶手段にＶｅｄ，十Ｖｅｄ２のディジタル電圧をつくる
。そして、この和の電圧に基づく電圧をＤ／Ａ変換器１
２に導出し、Ｄ／Ａ変換器１２からはＶｆ２＝Ｖｅ＾，
十Ｖｅ＾２なる電圧ｙｆ２が加算器１３に与えられる。
いいかえれば、Ｖｆ２＝Ｖｆ，十Ｖｅ＾２である亀圧Ｖ
ｆ２が与えられる。そして、アナログ電圧Ｖｅ＾２の電
圧波形Ｆ２は前述の鰭圧波形Ｆ，と同様に、煩きＭ（Ｖ
′ｓｅｃ）の漸増電圧部燈２を含む電圧として与えられ
る。ループ１は○／Ａ変換器１２からの電圧Ｖｆ２に対
して制御作用をなす。

この制御作用の結果、誤差電圧Ｖｅは前の誤差電圧Ｖｅ
２よりも少ない電圧Ｖｅ３（第６Ａ図）を示すことにな
ろう。そして、定常状態になってＶｅ３が０でないなら
、さらに上記の操作をくり返す。このような操作が継続
して行なわれることによって、ついに誤差電圧Ｖｅは０
に収束することになる。したがって、Ｖｅが０に維持さ
れているときは、Ｖｆ＝Ｖｅ＾，十Ｖｅ＾２十Ｖｅ＾３
十Ｖｅ＾４十・・・・・・なる電圧が加算器１３に印加
され続けている。このようにして、定常位相誤差分の亀
圧は、すべて、Ｄ／Ａ変換器１２を通して、加算器１３
を経由してＶＣ０４へ加えられることになるので、定常
位相誤差を０にすることができる。

なお、前述の漸増電圧部Ｂ，，＆，Ｂ３，…・・・の懐
きＭ（Ｖ／ｓｅｃ）は、ループ７の等価雑音帯城幅をＢ
ｗ（日２）、ループ７のゲインをＫ（ＨＺ／Ｖ）とする
と、ＭＫ《（Ｂｗ）２となるようにあらかじめプロセサ
１１内に設定されている。

すなわち、この位相同期回路のループ１が十分追従でき
る懐き（いいかえれば同期はずれを生じないような煩き
）でもつて加算電圧を加えてゆくように設定されている
。また、上述の実施例では懐きＭをもって漸増する電圧
について述べたが、これに限らず、逆に負の方向に漸減
するような電圧を与える場合についても同様である。

このときは、定常位相誤差に基づく誤差電圧Ｖｅが負電
圧である場合である。さらに、誤差電圧Ｖｅが正負電圧
を有するような場合は、この電圧の正負をプロセサが判
定して傾きＭの漸増電圧、傾きＭの漸減電圧を与えるよ
うにプロセサによって制御させるようにすることもでき
る。以上のように、この発明によれば、定常位相誤差を
除去ないし補償しうる直流ループを付加したことにより
、同期はずれの確率は減少する。したがって、これを搬
送波再生装置に用いれば位相同期の整合がとれ、復調プ
ロセスにおける信号誤り率は才が函１こ低減させること
ができる。さらにこの発明においては、定常位相誤畠葦
補正母圧として或る鏡きをもった電圧を印加するように
したので、位相同期ループの同期はずれの確率がほとん
ど抑圧できる。

【図面の簡単な説明】

第１図は位相同期回賂（ＰＬＬ）の原理図である。 第２図は不完全積分型のループフィル夕の一例の鰭気回
路図である。第３図は位相誤差の分布が中心よりはずれ
た状態を示すグラフである。第４図は演算増幅器を含む
完全積分型のループフィル夕の一例の電気回路図である
。第５図はこの発明の一実施例を示すブロック図である
。第５Ａ図は第５図に示したプロセサの概略ブロック図
である。第５８図は第５Ａ図に示したＲＯＭに記載され
るプログラムに基づくフローチャートである。第６Ａ図
は誤差電圧Ｖｅの制御されていく様子を示すグラフであ
る。第６Ｂ図は加算電圧Ｖｆの電圧波形を示すグラフで
ある。図において、同一参照符号は同一ないし相当部分
を示し、１は位相同期ループ、２は位相検波器、３はル
ープフィル夕、４は電圧制御発振器（ＶＣＯ）、８は低
域通過フィル夕（ＬＰＦ）、９はサンプルホールド回路
、１川まＡ／Ｄ変換器、１１はディジタル制御器として
のプロセサ、１２はＤ／Ａ変換器、１３は加算器、１
１ １はＣＰＵ、１ １２はＲＯＭ、１ １３はＲＡＭ
を示す。 髪′図孝之因 義３図 滋菌 孝ょ図 第５Ａ図 多５Ｂ図 茅６Ａ函 孝６８８

Claims (1)

1. 【特許請求の範囲】 １ 電圧制御発振器を含み、入力信号と前記電圧制御発
   振器出力との位相を比較し、その位相誤差に基づく電圧
   によつて前記電圧発振器を制御するように位相同期制御
   回路において、さらに定常位相誤差補正ループを含み、 前記定常位相誤差補正ループは 前記位相誤差電圧をほぼ直流電圧として導出する手段、
   前記直流電圧を所定の時間間隔でサンプリングする手段
   、前記サンプリングされた直流電圧に応じた所定値の電
   圧を所定の傾きをもつ漸増電圧として発生する手段、お
   よび前記漸増電圧を前記位相誤差電圧に重畳する手段を
   備えることを特徴とする位相同期制御回路。 ２ 前記漸増電圧発生手段は前記所定の傾きをもつ電圧
   を発生した後は前記所定値に保持するようにした特許請
   求の範囲第１項記載の位相同期制御回路。 ３ 前記定常位相誤差補正ループは前記電圧制御発振器
   を含むループが定常状態に達する毎に能動化するように
   した特許請求の範囲第１項または第２項に記載の位相同
   期制御回路。 ４ ２回目以後の動作においては前記漸増電圧発生手段
   は増分（または減分）のみを発生するようにした特許請
   求の範囲第３項記載の位相同期制御回路。 ５ 前記漸増電圧発生手段はプロセサを含む特許請求の
   範囲第１項ないし第４項のいずれかに記載の位相同期制
   御回路。