JPH1013220A - クロック信号再生回路 - Google Patents
クロック信号再生回路Info
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- JPH1013220A JPH1013220A JP8159824A JP15982496A JPH1013220A JP H1013220 A JPH1013220 A JP H1013220A JP 8159824 A JP8159824 A JP 8159824A JP 15982496 A JP15982496 A JP 15982496A JP H1013220 A JPH1013220 A JP H1013220A
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Abstract
(57)【要約】
【課題】 位相比較ループ及び周波数比較ループを備え
たクロック信号再生回路において、高速かつ狭帯域の動
作を可能にする。 【解決手段】 位相比較器２及び周波数比較器３に対応
して別々にループフィルタ４、５を設け、各ループのゲ
インを互いに独立して制御できるようにする。
たクロック信号再生回路において、高速かつ狭帯域の動
作を可能にする。 【解決手段】 位相比較器２及び周波数比較器３に対応
して別々にループフィルタ４、５を設け、各ループのゲ
インを互いに独立して制御できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号再生
回路、特に位相比較ループ及び周波数比較ループを有す
るクロック信号再生回路に関する。
回路、特に位相比較ループ及び周波数比較ループを有す
るクロック信号再生回路に関する。
【０００２】
【従来の技術】位相比較ループ及び周波数比較ループを
設け、電圧制御型発振器から出力されたクロック信号と
外部からのデジタルＮＲＺ（Ｎｏｎｅ Ｒｅｔｕｒｎ
ｔｏＺｅｒｏ）信号とをともに両ループに入力して帰還
動作を行わせて、最終的に位相及び周波数が共にデジタ
ルＮＲＺ信号に一致したクロック信号を出力するように
したクロック信号再生回路が知られている。
設け、電圧制御型発振器から出力されたクロック信号と
外部からのデジタルＮＲＺ（Ｎｏｎｅ Ｒｅｔｕｒｎ
ｔｏＺｅｒｏ）信号とをともに両ループに入力して帰還
動作を行わせて、最終的に位相及び周波数が共にデジタ
ルＮＲＺ信号に一致したクロック信号を出力するように
したクロック信号再生回路が知られている。
【０００３】図４は従来のクロック信号再生回路を示す
ものである。同図において、１はクロック信号ＦVCO
（Ｈｚ）を出力する電圧制御型発振器（ＶＣＯ）、２は
この電圧制御型発振器１からのクロック信号と外部から
のデジタルＮＲＺ信号（以下、単にデジタル信号と称す
る）ＦDATA（Ｈｚ）とを入力し両信号の位相を比較して
この位相差に応じた電圧を誤差信号として出力する位相
比較器（ＰＤＥＴ）、３は同様にクロック信号と入力デ
ジタル信号とを入力し両信号の周波数を比較してこの周
波数差に応じた電圧を誤差信号として出力する周波数比
較器（ＦＤＥＴ）である。尚、位相比較器２の利得をＫ
DP（Ｖ／ｒａｄ）、周波数比較器３の利得をＫDF［Ｖ／
ＨZ ］とする。
ものである。同図において、１はクロック信号ＦVCO
（Ｈｚ）を出力する電圧制御型発振器（ＶＣＯ）、２は
この電圧制御型発振器１からのクロック信号と外部から
のデジタルＮＲＺ信号（以下、単にデジタル信号と称す
る）ＦDATA（Ｈｚ）とを入力し両信号の位相を比較して
この位相差に応じた電圧を誤差信号として出力する位相
比較器（ＰＤＥＴ）、３は同様にクロック信号と入力デ
ジタル信号とを入力し両信号の周波数を比較してこの周
波数差に応じた電圧を誤差信号として出力する周波数比
較器（ＦＤＥＴ）である。尚、位相比較器２の利得をＫ
DP（Ｖ／ｒａｄ）、周波数比較器３の利得をＫDF［Ｖ／
ＨZ ］とする。
【０００４】１３は位相比較器２及び周波数比較器３か
らの出力信号である２つの誤差電圧を加算する加算器
（Σ）、１４は加算器１３からの出力信号を平滑化する
ループフィルタで、その出力電圧Ｖｅが制御電圧として
電圧制御型発振器１に印加される。電圧制御型発振器１
は誤差電圧Ｖｅによって制御されてそれに対応した周波
数のクロック信号を発散する。その電圧−周波数変換利
得はＫｏ（Ｈｚ／Ｖ）である。
らの出力信号である２つの誤差電圧を加算する加算器
（Σ）、１４は加算器１３からの出力信号を平滑化する
ループフィルタで、その出力電圧Ｖｅが制御電圧として
電圧制御型発振器１に印加される。電圧制御型発振器１
は誤差電圧Ｖｅによって制御されてそれに対応した周波
数のクロック信号を発散する。その電圧−周波数変換利
得はＫｏ（Ｈｚ／Ｖ）である。
【０００５】ここで、電圧制御型発振器１、位相比較器
２、加算器１３及びループフィルタ１４は位相比較ルー
プを構成している。また、電圧制御型発振器１、周波数
比較器３、加算器１３及びループフィルタ１４は周波数
比較ループを構成している。このような再生回路におい
は、先ず周波数引き込みが行われ、それが完了すると、
即ち、入出力の周波数が一致すると、位相引き込み動作
が開始され、そして、、誤差電圧Ｖｅが０になるように
制御された時点でＰＬＬ回路はロック状態となって、電
圧制御型発振器１は位相及び周波数が共にデジタル信号
に一致したクロック信号を出力する状態になる。
２、加算器１３及びループフィルタ１４は位相比較ルー
プを構成している。また、電圧制御型発振器１、周波数
比較器３、加算器１３及びループフィルタ１４は周波数
比較ループを構成している。このような再生回路におい
は、先ず周波数引き込みが行われ、それが完了すると、
即ち、入出力の周波数が一致すると、位相引き込み動作
が開始され、そして、、誤差電圧Ｖｅが０になるように
制御された時点でＰＬＬ回路はロック状態となって、電
圧制御型発振器１は位相及び周波数が共にデジタル信号
に一致したクロック信号を出力する状態になる。
【０００６】このようなクロック信号再生回路は半導体
製造技術の発展により、各構成部はＬＳＩによって構成
されるようになっている。しかしながら、ＬＳＩの製造
においては製造プロセスのばらつきに伴う諸特性のばら
つきが避けられない。
製造技術の発展により、各構成部はＬＳＩによって構成
されるようになっている。しかしながら、ＬＳＩの製造
においては製造プロセスのばらつきに伴う諸特性のばら
つきが避けられない。
【０００７】図５はクロック信号再生回路の主要部であ
る電圧制御型発振器１における、制御信号である誤差電
圧Ｖｅ（横軸）と出力信号であるクロック信号ＦVCO
（縦軸）との関係を示す特性図である。横軸に沿った破
線はデジタル信号の特性を示している。ＬＳＩの製造プ
ロセスのばらつきを考慮して、特性は上限直線ａと下限
直線ｂとを設けて許容範囲を設定している。縦軸に沿っ
た２つの破線の範囲は誤差電圧Ｖｅのダイナミックレン
ジを示している。
る電圧制御型発振器１における、制御信号である誤差電
圧Ｖｅ（横軸）と出力信号であるクロック信号ＦVCO
（縦軸）との関係を示す特性図である。横軸に沿った破
線はデジタル信号の特性を示している。ＬＳＩの製造プ
ロセスのばらつきを考慮して、特性は上限直線ａと下限
直線ｂとを設けて許容範囲を設定している。縦軸に沿っ
た２つの破線の範囲は誤差電圧Ｖｅのダイナミックレン
ジを示している。
【０００８】
【発明が解決しようとする課題】ところで、従来のクロ
ック信号再生回路では、ループフィルタが位相比較器及
び周波数比較器に共通に接続されるように１個しか設け
られていないので、高速かつ狭帯域の動作が不可能にな
るという問題が生じる。
ック信号再生回路では、ループフィルタが位相比較器及
び周波数比較器に共通に接続されるように１個しか設け
られていないので、高速かつ狭帯域の動作が不可能にな
るという問題が生じる。
【０００９】図５の特性図において、クロック信号の変
動が避けられないが、望ましいクロック信号再生回路を
構成するには、あらゆる製造プロセスのばらつきを考慮
したとしても、デジタル信号のデータレートＦDATAをカ
バーするように、誤差電圧Ｖｅ−クロック信号ＦVCO の
傾き（Ｋｏ）は大きくとらなければならない。一方、Ｐ
ＬＬ帯域におけるジッタの蓄積を避けるためには、この
蓄積量が位相比較器２における利得（ＫDP）と利得（Ｋ
ｏ）との積に比例することから、Ｋｏを低くとらなけれ
ならず、前記の条件と相反するようになる。尤も、この
ジッタの蓄積を避けるために、電圧制御型発振器１にお
けるセンター周波数（Ｖｅ＝０時のＦVC O ）をＦDATAに
近くなるように、ＬＳＩの内部あるいは外部で何らかの
手段でトリミングすることによりＫｏを低くとる方法も
考えられているが、工程が複雑になるのでコストアップ
となる。
動が避けられないが、望ましいクロック信号再生回路を
構成するには、あらゆる製造プロセスのばらつきを考慮
したとしても、デジタル信号のデータレートＦDATAをカ
バーするように、誤差電圧Ｖｅ−クロック信号ＦVCO の
傾き（Ｋｏ）は大きくとらなければならない。一方、Ｐ
ＬＬ帯域におけるジッタの蓄積を避けるためには、この
蓄積量が位相比較器２における利得（ＫDP）と利得（Ｋ
ｏ）との積に比例することから、Ｋｏを低くとらなけれ
ならず、前記の条件と相反するようになる。尤も、この
ジッタの蓄積を避けるために、電圧制御型発振器１にお
けるセンター周波数（Ｖｅ＝０時のＦVC O ）をＦDATAに
近くなるように、ＬＳＩの内部あるいは外部で何らかの
手段でトリミングすることによりＫｏを低くとる方法も
考えられているが、工程が複雑になるのでコストアップ
となる。
【００１０】また、ジッタピーキングを抑えるために、
通常クロック再生ＰＬＬのダンピング係数は大きく設定
されるので、ループフィルタ１４の容量Ｃｐは比較的大
容量のものが必要になる。この結果として、ループフィ
ルタ１４の引込み時間が長くなり、高速動作が困難にな
る。これも問題となる。
通常クロック再生ＰＬＬのダンピング係数は大きく設定
されるので、ループフィルタ１４の容量Ｃｐは比較的大
容量のものが必要になる。この結果として、ループフィ
ルタ１４の引込み時間が長くなり、高速動作が困難にな
る。これも問題となる。
【００１１】本発明はこのような問題点を解決すべくな
されたものであり、位相比較ループ及び周波数比較ルー
プを備えたクロック信号再生回路において、高速かつ狭
帯域の動作を可能にすることを目的とする。
されたものであり、位相比較ループ及び周波数比較ルー
プを備えたクロック信号再生回路において、高速かつ狭
帯域の動作を可能にすることを目的とする。
【００１２】
【課題を解決するための手段】本発明のクロック信号再
生回路は、クロック信号を出力する電圧制御型発振器
と、この電圧制御型発振器からのクロック信号と外部か
らの入力デジタル信号とを入力し両信号の位相を比較し
てこの位相差に応じた信号を出力する位相比較器と、上
記クロック信号と上記入力デジタル信号とを入力し両信
号の周波数を比較してこの周波数差に応じた信号を出力
する周波数比較器と、位相比較器及び周波数比較器から
の出力信号を平滑化して上記電圧制御型発振器への制御
信号をつくるループフィルタとを備えたクロック信号再
生回路において、位相比較器及び周波数比較器の出力側
に別個のループフィルタを接続すると共に、上記電圧制
御型発振器に該各ループフィルタからの制御信号を印加
するようにしたことを特徴とする。
生回路は、クロック信号を出力する電圧制御型発振器
と、この電圧制御型発振器からのクロック信号と外部か
らの入力デジタル信号とを入力し両信号の位相を比較し
てこの位相差に応じた信号を出力する位相比較器と、上
記クロック信号と上記入力デジタル信号とを入力し両信
号の周波数を比較してこの周波数差に応じた信号を出力
する周波数比較器と、位相比較器及び周波数比較器から
の出力信号を平滑化して上記電圧制御型発振器への制御
信号をつくるループフィルタとを備えたクロック信号再
生回路において、位相比較器及び周波数比較器の出力側
に別個のループフィルタを接続すると共に、上記電圧制
御型発振器に該各ループフィルタからの制御信号を印加
するようにしたことを特徴とする。
【００１３】本発明クロック信号再生回路によれば、位
相比較器及び周波数比較器に別々にループフィルタを接
続したので、ＰＬＬ回路を利用して位相比較ループ及び
周波数比較ループを構成したクロック信号再生回路にお
いて、両ループのゲインを互いに独立して制御すること
が可能になり、高速かつ狭帯域の動作を可能にすること
ができる。
相比較器及び周波数比較器に別々にループフィルタを接
続したので、ＰＬＬ回路を利用して位相比較ループ及び
周波数比較ループを構成したクロック信号再生回路にお
いて、両ループのゲインを互いに独立して制御すること
が可能になり、高速かつ狭帯域の動作を可能にすること
ができる。
【００１４】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
従って詳細に説明する。
【００１５】図１は本発明クロック信号再生回路の第１
の実施の形態を示すブロック図である。同図において、
１はクロック信号ＦVCO （Ｈｚ）を出力する電圧制御型
発振器（ＶＣＯ）、２はこの電圧制御型発振器１からの
クロック信号と外部からの入力デジタル信号（デジタル
ＮＲＺ信号）ＦDATA（Ｈｚ）とを入力し両信号の位相を
比較してこの位相差に応じた電圧を誤差信号として出力
する位相比較器（ＰＤＥＴ）、３は同様にクロック信号
とデジタル信号とを入力し両信号の周波数を比較してこ
の周波数差に応じた電圧を誤差信号として出力する周波
数比較器（ＦＤＥＴ）である。位相比較器２の利得をＫ
DP（Ｖ／ｒａｄ）、周波数比較器３の利得をＫDF（Ｖ／
ＨZ ）とする。
の実施の形態を示すブロック図である。同図において、
１はクロック信号ＦVCO （Ｈｚ）を出力する電圧制御型
発振器（ＶＣＯ）、２はこの電圧制御型発振器１からの
クロック信号と外部からの入力デジタル信号（デジタル
ＮＲＺ信号）ＦDATA（Ｈｚ）とを入力し両信号の位相を
比較してこの位相差に応じた電圧を誤差信号として出力
する位相比較器（ＰＤＥＴ）、３は同様にクロック信号
とデジタル信号とを入力し両信号の周波数を比較してこ
の周波数差に応じた電圧を誤差信号として出力する周波
数比較器（ＦＤＥＴ）である。位相比較器２の利得をＫ
DP（Ｖ／ｒａｄ）、周波数比較器３の利得をＫDF（Ｖ／
ＨZ ）とする。
【００１６】４は位相比較器２に接続された第１のルー
プフィルタ、５は周波数比較器３に接続された第２のル
ープフィルタで、第１のループフィルタの容量は第２の
ループフィルタの容量に対し大きく設定されている。第
１及び第２のループフィルタ４、５から誤差電圧である
制御電圧を受ける電圧制御型発振器１は、第１の入力端
子６及び第２の入力端子７が設けられている。ここで、
第１及び第２の入力端子６、７は独立して電圧−周波数
変換利得が設定可能に構成されており、ＰＬＬ帯域を抑
えるために第１の入力端子６の利得ＫOPは小さく設定さ
れ、製造プロセスのばらつきを考慮して第２の入力端子
７の利得ＫOFは大きく設定されている。ここで、電圧制
御型発振器１、位相比較器２及び第１のループフィルタ
４は位相比較ループを構成している。また、電圧制御型
発振器１、周波数比較器３及び第２のループフィルタ５
は周波数比較ループを構成している。
プフィルタ、５は周波数比較器３に接続された第２のル
ープフィルタで、第１のループフィルタの容量は第２の
ループフィルタの容量に対し大きく設定されている。第
１及び第２のループフィルタ４、５から誤差電圧である
制御電圧を受ける電圧制御型発振器１は、第１の入力端
子６及び第２の入力端子７が設けられている。ここで、
第１及び第２の入力端子６、７は独立して電圧−周波数
変換利得が設定可能に構成されており、ＰＬＬ帯域を抑
えるために第１の入力端子６の利得ＫOPは小さく設定さ
れ、製造プロセスのばらつきを考慮して第２の入力端子
７の利得ＫOFは大きく設定されている。ここで、電圧制
御型発振器１、位相比較器２及び第１のループフィルタ
４は位相比較ループを構成している。また、電圧制御型
発振器１、周波数比較器３及び第２のループフィルタ５
は周波数比較ループを構成している。
【００１７】次に、本発明クロック信号再生回路の動作
を説明する。入力デジタル信号とクロック信号との周波
数が異なる場合、周波数比較器３は両周波数差に応じた
信号を利得ＫDF（Ｖ／Ｈｚ）の誤差電圧として出力す
る。第２のループフィルタ５は周波数比較器３からの出
力信号を平滑化して得た誤差電圧を制御電圧として電圧
制御型発振器１の第２の入力端子７に印加する。これに
基づいて、電圧制御型発振器１は電圧−周波数変換利得
ＫOFのクロック信号を周波数比較器３に出力して、周波
数比較ループによる制御動作が行われる。
を説明する。入力デジタル信号とクロック信号との周波
数が異なる場合、周波数比較器３は両周波数差に応じた
信号を利得ＫDF（Ｖ／Ｈｚ）の誤差電圧として出力す
る。第２のループフィルタ５は周波数比較器３からの出
力信号を平滑化して得た誤差電圧を制御電圧として電圧
制御型発振器１の第２の入力端子７に印加する。これに
基づいて、電圧制御型発振器１は電圧−周波数変換利得
ＫOFのクロック信号を周波数比較器３に出力して、周波
数比較ループによる制御動作が行われる。
【００１８】このような周波数比較ループによる制御動
作は周波数比較器３から出力される誤差電圧が０になる
まで継続される。この制御動作中、第２のループフィル
タ５の容量Ｃｐは小さく設定されているので、高速で周
波数引込み動作が行われる。また、この周波数引込み動
作中、位相比較器２にもデジタル信号とクロック信号が
入力されているので、位相比較器２は両信号の位相差に
応じた信号を利得ＫOP（Ｖ／ｒａｄ）の誤差電圧として
出力する。ここで、位相比較器２は周波数判別能力がな
いので、また位相比較ループ内である電圧制御型発振器
１の第１の入力端子６の利得ＫOPは小さく設定されてい
るので、周波数比較ループにおける周波数引込み動作が
影響されることはない。周波数引込み動作が終了して、
クロック信号の周波数がデジタル信号の周波数に一致す
ると、位相比較ループによる位相引込み動作が開始され
る。
作は周波数比較器３から出力される誤差電圧が０になる
まで継続される。この制御動作中、第２のループフィル
タ５の容量Ｃｐは小さく設定されているので、高速で周
波数引込み動作が行われる。また、この周波数引込み動
作中、位相比較器２にもデジタル信号とクロック信号が
入力されているので、位相比較器２は両信号の位相差に
応じた信号を利得ＫOP（Ｖ／ｒａｄ）の誤差電圧として
出力する。ここで、位相比較器２は周波数判別能力がな
いので、また位相比較ループ内である電圧制御型発振器
１の第１の入力端子６の利得ＫOPは小さく設定されてい
るので、周波数比較ループにおける周波数引込み動作が
影響されることはない。周波数引込み動作が終了して、
クロック信号の周波数がデジタル信号の周波数に一致す
ると、位相比較ループによる位相引込み動作が開始され
る。
【００１９】すなわち、位相比較ループにおいて、第１
のループフィルタ４は位相比較器２からの出力信号を平
滑化して得た誤差電圧を制御電圧として電圧制御型発振
器１の第１の入力端子６に印加する。これに基づいて、
電圧制御型発振器１は電圧−周波数変換利得ＫOPのクロ
ック信号を位相比較器２に出力して、位相比較ループに
よる制御動作が行われる。このような位相比較ループに
よる制御動作は位相比較器２から出力される誤差電圧が
０になるまで継続される。位相引込み動作が終了して、
出力クロック信号の位相が入力デジタル信号の位相に一
致すると、周波数比較ループ及び位相比較ループを有す
るＰＬＬ回路はロック状態になる。この結果、クロック
信号再生回路から位相及び周波数がともにデジタル信号
に一致したクロック信号が出力される。
のループフィルタ４は位相比較器２からの出力信号を平
滑化して得た誤差電圧を制御電圧として電圧制御型発振
器１の第１の入力端子６に印加する。これに基づいて、
電圧制御型発振器１は電圧−周波数変換利得ＫOPのクロ
ック信号を位相比較器２に出力して、位相比較ループに
よる制御動作が行われる。このような位相比較ループに
よる制御動作は位相比較器２から出力される誤差電圧が
０になるまで継続される。位相引込み動作が終了して、
出力クロック信号の位相が入力デジタル信号の位相に一
致すると、周波数比較ループ及び位相比較ループを有す
るＰＬＬ回路はロック状態になる。この結果、クロック
信号再生回路から位相及び周波数がともにデジタル信号
に一致したクロック信号が出力される。
【００２０】このようなクロック信号再生回路によれ
ば、位相比較器２及び周波数比較器３に別々にループフ
ィルタ４、５を接続するとともに、電圧制御型発振器１
に各々のループフィルタ４、５からの制御電圧を印加す
る第１及び第２の入力端子６、７を設け、各入力端子
６、７が独立して電圧−周波数変換利得を設定可能に構
成しており、ＰＬＬ回路を利用して位相比較ループ及び
周波数比較ループを構成したクロック信号再生回路にお
いて、高速かつ狭帯域の動作を可能にすることができ
る。
ば、位相比較器２及び周波数比較器３に別々にループフ
ィルタ４、５を接続するとともに、電圧制御型発振器１
に各々のループフィルタ４、５からの制御電圧を印加す
る第１及び第２の入力端子６、７を設け、各入力端子
６、７が独立して電圧−周波数変換利得を設定可能に構
成しており、ＰＬＬ回路を利用して位相比較ループ及び
周波数比較ループを構成したクロック信号再生回路にお
いて、高速かつ狭帯域の動作を可能にすることができ
る。
【００２１】尚、本クロック信号再生回路において、第
１のループフィルタ４の出力と第２のループフィルタ５
の出力とを加算する手段を設け、その加算手段の出力
を、入力端子が一つの電圧制御発振器に入力するように
しても良い。
１のループフィルタ４の出力と第２のループフィルタ５
の出力とを加算する手段を設け、その加算手段の出力
を、入力端子が一つの電圧制御発振器に入力するように
しても良い。
【００２２】図２は本発明クロック信号再生回路の第２
の実施の形態を示すブロック図である。本発明クロック
信号再生回路は、特に周波数比較ループの構成に特徴を
有しており、そのループのループフィルタをデジタルフ
ィルタで構成した例を示している。同図において、第１
の実施の形態と同一部分には同一符号を付した。
の実施の形態を示すブロック図である。本発明クロック
信号再生回路は、特に周波数比較ループの構成に特徴を
有しており、そのループのループフィルタをデジタルフ
ィルタで構成した例を示している。同図において、第１
の実施の形態と同一部分には同一符号を付した。
【００２３】同図において、８は周波数比較器３に設け
られダウンパルス列を出力する第１の出力端子、９は周
波数比較器３に設けられアップパルス例を出力する第２
の出力端子、１０は周波数比較器３に接続され各出力端
子８、９からの出力信号であるパルス列に応じてダウン
パルス列あるいはアップパルス列のいずれかの信号を出
力するアップダウンカウンタ、１１はアップダウンカウ
ンタ１０の出力ディジタル信号をアナログ信号に変換す
るＤ／Ａ変換器である。アップダウンカウンタ１０とＤ
／Ａ変換器１１はデジタルフィルタ１２を構成してい
る。電圧制御型発振器１、周波数比較器３、アップダウ
ンカウンタ１０及びＤ／Ａ変換器１１は周波数比較ルー
プを構成している。
られダウンパルス列を出力する第１の出力端子、９は周
波数比較器３に設けられアップパルス例を出力する第２
の出力端子、１０は周波数比較器３に接続され各出力端
子８、９からの出力信号であるパルス列に応じてダウン
パルス列あるいはアップパルス列のいずれかの信号を出
力するアップダウンカウンタ、１１はアップダウンカウ
ンタ１０の出力ディジタル信号をアナログ信号に変換す
るＤ／Ａ変換器である。アップダウンカウンタ１０とＤ
／Ａ変換器１１はデジタルフィルタ１２を構成してい
る。電圧制御型発振器１、周波数比較器３、アップダウ
ンカウンタ１０及びＤ／Ａ変換器１１は周波数比較ルー
プを構成している。
【００２４】ここで、周波数比較器３は、入力されるデ
ジタル信号及びクロック信号の関係で、デジタル信号の
データレートよりもクロック信号の周波数が速いときは
第１の出力端子８からダウンパルス列を出力し、デジタ
ル信号のデータレートよりもクロック信号の周波数が遅
いときは第２の出力端子９からアップパルス列を出力す
るように動作する。また、アップダウンカウンタ１０
は、周波数比較器３からダウンパルス列が入力されたと
きはそのパルスのダウンエッジのタイミングでダウンカ
ウントモードに設定し、周波数比較器３からアップパル
ス列が入力されたときはそのパルスのアップエッジのタ
イミングでダウンカウントモードに設定するように動作
する。
ジタル信号及びクロック信号の関係で、デジタル信号の
データレートよりもクロック信号の周波数が速いときは
第１の出力端子８からダウンパルス列を出力し、デジタ
ル信号のデータレートよりもクロック信号の周波数が遅
いときは第２の出力端子９からアップパルス列を出力す
るように動作する。また、アップダウンカウンタ１０
は、周波数比較器３からダウンパルス列が入力されたと
きはそのパルスのダウンエッジのタイミングでダウンカ
ウントモードに設定し、周波数比較器３からアップパル
ス列が入力されたときはそのパルスのアップエッジのタ
イミングでダウンカウントモードに設定するように動作
する。
【００２５】次に、本クロック信号再生回路の動作を説
明する。周波数比較器３は入力されたデジタル信号とク
ロック信号との周波数が異なる場合、デジタル信号のデ
ータレートよりもクロック信号の周波数が速いときは第
１の出力端子８からダウンパルス列を出力する。逆に、
デジタル信号のデータレートよりもクロック信号の周波
数が遅いときは第２の出力端子９からアップパルス列を
出力する。
明する。周波数比較器３は入力されたデジタル信号とク
ロック信号との周波数が異なる場合、デジタル信号のデ
ータレートよりもクロック信号の周波数が速いときは第
１の出力端子８からダウンパルス列を出力する。逆に、
デジタル信号のデータレートよりもクロック信号の周波
数が遅いときは第２の出力端子９からアップパルス列を
出力する。
【００２６】アップダウンカウンタ１１は第１の出力端
子８からダウンパルス列が入力されると、図３に示すよ
うにそのパルスのダウンエッジ（立下がり）のタイミン
グｔ２でダウンカウントモードに設定して、ダウンカウ
ントを開始する。逆に、第２の出力端子９からアップパ
ルス列が入力されると、図３に示すようにそのパルスの
アップエッジ（立上り）のタイミングｔ１でアップカウ
ントモードに設定して、アップカウントを開始する。Ｄ
／Ａ変換器１１はアップダウンカウンタ１０から入力さ
れたパルス列に応じたアナログ信号を出力して、制御電
圧として電圧制御型発振器１の第２の入力端子７に印加
する。これに基づいて、電圧制御型発振器１は電圧−周
波数変換利得ＫOFのクロック信号を周波数比較器３に出
力して、周波数比較ループによる制御動作が行われる。
子８からダウンパルス列が入力されると、図３に示すよ
うにそのパルスのダウンエッジ（立下がり）のタイミン
グｔ２でダウンカウントモードに設定して、ダウンカウ
ントを開始する。逆に、第２の出力端子９からアップパ
ルス列が入力されると、図３に示すようにそのパルスの
アップエッジ（立上り）のタイミングｔ１でアップカウ
ントモードに設定して、アップカウントを開始する。Ｄ
／Ａ変換器１１はアップダウンカウンタ１０から入力さ
れたパルス列に応じたアナログ信号を出力して、制御電
圧として電圧制御型発振器１の第２の入力端子７に印加
する。これに基づいて、電圧制御型発振器１は電圧−周
波数変換利得ＫOFのクロック信号を周波数比較器３に出
力して、周波数比較ループによる制御動作が行われる。
【００２７】このような周波数比較ループによる制御動
作は周波数比較器３から出力される誤差電圧が０になる
まで継続され、周波数引込み動作が終了して、クロック
信号の周波数がデジタル信号の周波数に一致すると、第
１の実施の形態の場合と同じように、位相比較ループに
よる位相引込み動作が開始される。そして、位相引込み
動作が終了して、クロック信号の位相がデジタル信号の
位相に一致すると、周波数比較ループ及び位相比較ルー
プを有するＰＬＬ回路はロック状態になり、クロック信
号再生回路から位相及び周波数がともにデジタル信号に
一致したクロック信号が出力される。
作は周波数比較器３から出力される誤差電圧が０になる
まで継続され、周波数引込み動作が終了して、クロック
信号の周波数がデジタル信号の周波数に一致すると、第
１の実施の形態の場合と同じように、位相比較ループに
よる位相引込み動作が開始される。そして、位相引込み
動作が終了して、クロック信号の位相がデジタル信号の
位相に一致すると、周波数比較ループ及び位相比較ルー
プを有するＰＬＬ回路はロック状態になり、クロック信
号再生回路から位相及び周波数がともにデジタル信号に
一致したクロック信号が出力される。
【００２８】ここで、アップダウンカウンタ１０とＤ／
Ａ変換器１１とから構成されたデジタルフィルタ１２は
離散的な値をとるので、出力クロック信号と入力デジタ
ル信号との周波数を完全に一致させることは不可能であ
るが、位相比較ループは周波数の微調整が可能であるの
で、何ら問題にはならない。すなわち、デジタルフィル
タ１２を有する周波数比較ループでクロック信号とデジ
タル信号との周波数が数百ｐｐｍの誤差範囲に入れば、
位相比較ループが機能し始めるので、ロック状態に至ら
せることができる。
Ａ変換器１１とから構成されたデジタルフィルタ１２は
離散的な値をとるので、出力クロック信号と入力デジタ
ル信号との周波数を完全に一致させることは不可能であ
るが、位相比較ループは周波数の微調整が可能であるの
で、何ら問題にはならない。すなわち、デジタルフィル
タ１２を有する周波数比較ループでクロック信号とデジ
タル信号との周波数が数百ｐｐｍの誤差範囲に入れば、
位相比較ループが機能し始めるので、ロック状態に至ら
せることができる。
【００２９】このような本クロック信号再生回路は、第
１の実施の形態によるクロック信号再生回路と比較し
て、周波数比較ループのループフィルタをアップダウン
カウンタ１０とＤ／Ａ変換器１１とからなるデジタルフ
ィルタ１２で構成した点が異なるだけで、位相比較器２
及び周波数比較器３に別々にループフィルタ４、１２を
接続するとともに、電圧制御型発振器１に各々のループ
フィルタ４、１２からの制御電圧を印加する第１及び第
２の入力端子６、７を設け、各入力端子６、７が独立し
て電圧−周波数変換利得を設定可能に構成しており、高
速かつ狭帯域の動作を可能にすることができる。
１の実施の形態によるクロック信号再生回路と比較し
て、周波数比較ループのループフィルタをアップダウン
カウンタ１０とＤ／Ａ変換器１１とからなるデジタルフ
ィルタ１２で構成した点が異なるだけで、位相比較器２
及び周波数比較器３に別々にループフィルタ４、１２を
接続するとともに、電圧制御型発振器１に各々のループ
フィルタ４、１２からの制御電圧を印加する第１及び第
２の入力端子６、７を設け、各入力端子６、７が独立し
て電圧−周波数変換利得を設定可能に構成しており、高
速かつ狭帯域の動作を可能にすることができる。
【００３０】尚、本クロック信号再生回路においても、
第１のループフィルタ４の出力と第２のループフィルタ
５の出力とを加算する手段を設け、その加算手段の出力
を、入力端子が一つの電圧制御発振器に入力するように
しても良い。
第１のループフィルタ４の出力と第２のループフィルタ
５の出力とを加算する手段を設け、その加算手段の出力
を、入力端子が一つの電圧制御発振器に入力するように
しても良い。
【００３１】なお、周波数比較ループのループフィルタ
をデジタルフィルタで構成した例を示したが、同様にし
て位相比較ループのループフィルタをデジタルフィルタ
で構成しても良い。あるいは、周波数比較ループ及び位
相比較ループの両方のループフィルタをデジタルフィル
タで構成することも可能である。
をデジタルフィルタで構成した例を示したが、同様にし
て位相比較ループのループフィルタをデジタルフィルタ
で構成しても良い。あるいは、周波数比較ループ及び位
相比較ループの両方のループフィルタをデジタルフィル
タで構成することも可能である。
【００３２】
【発明の効果】本発明クロック信号再生回路によれば、
位相比較器及び周波数比較器に別々にループフィルタを
接続するとともに、電圧制御型発振器に各々のループフ
ィルタからの制御信号を印加するようにしたので、位相
比較ループ及び周波数比較ループを有するクロック信号
再生回路において、高速かつ狭帯域の動作を可能にする
ことができる。
位相比較器及び周波数比較器に別々にループフィルタを
接続するとともに、電圧制御型発振器に各々のループフ
ィルタからの制御信号を印加するようにしたので、位相
比較ループ及び周波数比較ループを有するクロック信号
再生回路において、高速かつ狭帯域の動作を可能にする
ことができる。
【図１】本発明クロック信号再生回路の第１の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】本発明クロック信号再生回路の第２の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図３】第２の実施の形態による本発明クロック信号再
生回路の動作を説明する信号波形図である。
生回路の動作を説明する信号波形図である。
【図４】従来のクロック信号再生回路を示すブロック図
である。
である。
【図５】従来のクロック信号再生回路に用いられる電圧
制御型発振器の動作を説明する特性図である。
制御型発振器の動作を説明する特性図である。
１…電圧制御型発振器（ＶＣＯ）、２…位相比較器（Ｐ
ＤＥＴ）、３…周波数比較器（ＦＤＥＴ）、４…第１の
ループフィルタ、５…第２のループフィルタ、６…電圧
制御型発振器の第１の入力端子、７…電圧制御型発振器
の第２の入力端子、８…周波数比較器の第１の出力端
子、９…周波数比較器の第２の出力端子、１０…アップ
ダウンカウンタ、１１…Ｄ／Ａ変換器、１２…デジタル
フィルタ。
ＤＥＴ）、３…周波数比較器（ＦＤＥＴ）、４…第１の
ループフィルタ、５…第２のループフィルタ、６…電圧
制御型発振器の第１の入力端子、７…電圧制御型発振器
の第２の入力端子、８…周波数比較器の第１の出力端
子、９…周波数比較器の第２の出力端子、１０…アップ
ダウンカウンタ、１１…Ｄ／Ａ変換器、１２…デジタル
フィルタ。
Claims (2)
- 【請求項１】 クロック信号を出力する電圧制御型発振
器と、この電圧制御型発振器からのクロック信号と外部
からの入力デジタル信号とを入力し両信号の位相を比較
してこの位相差に応じた信号を出力する位相比較器と、
上記クロック信号と上記入力デジタル信号とを入力し両
信号の周波数を比較してこの周波数差に応じた信号を出
力する周波数比較器と、上記位相比較器及び周波数比較
器からの出力信号を平滑化して上記電圧制御型発振器へ
の制御信号をつくるループフィルタとを備えたクロック
信号再生回路において、 上記位相比較器及び周波数比較器の出力側に別個のルー
プフィルタを接続すると共に、上記電圧制御型発振器に
該各ループフィルタからの制御信号を印加するようにし
たことを特徴とするクロック信号再生回路。 - 【請求項２】 周波数比較器及び位相比較器に接続する
ループフィルタの少なくとも一方を、デジタル信号とク
ロック信号との関係に応じてアップパルス列あるいはダ
ウンパルス列を出力するアップダウンカウンタと、その
出力値をアナログ信号に変換するＤ／Ａ変換器とからな
るデジタルフィルタで構成したことを特徴とする請求項
１記載のクロック信号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159824A JPH1013220A (ja) | 1996-06-20 | 1996-06-20 | クロック信号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159824A JPH1013220A (ja) | 1996-06-20 | 1996-06-20 | クロック信号再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013220A true JPH1013220A (ja) | 1998-01-16 |
Family
ID=15702058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8159824A Pending JPH1013220A (ja) | 1996-06-20 | 1996-06-20 | クロック信号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182898A (ja) * | 2008-01-31 | 2009-08-13 | Nippon Telegr & Teleph Corp <Ntt> | 周波数制御回路およびｃｄｒ回路 |
-
1996
- 1996-06-20 JP JP8159824A patent/JPH1013220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182898A (ja) * | 2008-01-31 | 2009-08-13 | Nippon Telegr & Teleph Corp <Ntt> | 周波数制御回路およびｃｄｒ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040526 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040930 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041013 |