JP4126782B2 - 位相同期回路及びこれを具備した電子機器 - Google Patents
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- 238000001514 detection method Methods 0.000 claims description 26
- 239000000872 buffer Substances 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 12
- 230000035945 sensitivity Effects 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
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Description
【０００１】
【発明の属する技術分野】
本発明は位相同期回路及びこれを具備した電子機器に関し、さらに詳しくは、位相検波回路と、ローパスフィルタと、電圧制御発振器とで構成される位相同期回路において、位相の同期引き込みを容易にし、且つ電圧制御発振器に付随するコイルなどの調整を不要とし、モノリシック半導体集積回路に適した位相同期回路及びこれを具備した電子機器に関する。
【０００２】
【従来の技術】
図３を参照して、ＴＶやビデオレコーダの中間周波数処理回路における映像搬送波を再生する位相同期回路１６について説明する。
図３において、中間周波数信号は位相検波回路１に入力され、映像搬送波が抽出されて位相同期検波がなされる。ローパスフィルタ２（以下ＬＰＦ２という）は位相検波回路１の出力信号を濾波し、電圧制御発振器３（以下ＶＣＯ３という）の発振周波数を負帰還制御して、位相検波回路１に入力する。上述のようにして、いわゆるＰＬＬ（ Phase Lock Loop )が形成され、ＶＣＯ３の発振周波数の位相と、入力された中間周波数信号の映像搬送波の周波数の位相の差が９０度になる。この状態を位相がロックされたと称する。
【０００３】
９０度位相シフト回路５は位相のロックされたＶＣＯ３の発振周波数を、さらに９０度位相シフトして、映像搬送波の位相と同位相の信号とし、映像検波回路６に入力し、中間周波数信号を同期検波するものである。特に、半導体集積回路で構成された映像検波回路６では、温度特性、検波効率を考慮して、上述の同期検波による方法が用いられる。
【０００４】
上述の位相同期回路１６では、ＶＣＯ３の周波数可変範囲の中心周波数を映像搬送波の周波数と等しく設定し、位相ロックされた後は、ＶＣＯ３の発振周波数は映像搬送波に対して位相差が９０度で、且つ中心周波数と等しくなるようにしている。
【０００５】
ＶＣＯ３の中心周波数は映像搬送波の周波数に正確に一致している必要があり、この誤差は直接映像検波出力に影響し、微分位相特性やバズ音発生の原因になる。そこで、従来ＶＣＯ３では、外付けの可変コイル４により、コンデンサやＶＣＯ３の内部回路のばらつきを吸収し、中心周波数をインダクタンスを可変して調整している。
【０００６】
【発明が解決しようとする課題】
上述のような、可変コイルによるＶＣＯの中心周波数の調整では下記のような問題がある。
１）中心周波数の調整後に、ＶＣＯの内部回路やコンデンサ、可変コイルの温度特性、経年変化等により、再度中心周波数の調整が必要になる。
２）可変コイルが必要であり、モノリシック集積回路化するのが困難である。
３）製造時に中心周波数の調整を行う工数が多大である。
本発明の位相同期回路及びこれを具備した電子機器はこのような点に鑑みてなされたものであり、ＶＣＯを無調整化でき、且つコイルなどのインダクタンス素子が不要であるモノリシック集積回路に適した位相同期回路及びこれを具備した電子機器を提供することを課題とする。
【０００７】
【課題を解決するための手段】
課題を解決するために、本発明の位相同期回路は、入力信号を位相検波回路により位相検波し、該位相検波回路の出力をローパスフィルタにより濾波し、該ローパスフィルタの出力を負帰還となるように電圧制御発振器の第１の制御端子に接続し、該電圧制御発振器の出力を前記位相検波回路に入力し、前記入力信号の周波数と前記電圧制御発振器の中心周波数とを位相同期させるため、前記ローパスフィルタの出力と基準電圧とを比較し、且つ比較出力を電流で出力する電流出力端子を有する第１の比較器と、前記電流出力端子と接地の間に設けられ、前記比較出力の電流を積分するコンデンサと、生成された前記第１の比較器の比較出力を前記電圧制御発振器の第２の制御端子に供給するバッファ増幅器とを有し、前記ローパスフィルタの出力を、前記電圧制御発振器の中心周波数を設定する基準電圧と比較し、該比較出力の電流を積分して比較出力電圧を生成する比較手段と、前記入力信号が存在するときは、前記比較出力電圧を前記電圧制御発振器の第２の制御端子に負帰還となるように接続し、前記入力信号が存在しないときは、低周波信号を、前記電圧制御発振器の前記第２の制御端子に接続する切換手段と、前記比較出力と可変バイアス電圧を比較し、この比較出力を前記切換手段に供給する第２の比較器と、前記切換手段の出力及び前記比較出力の何れか一方と固定バイアス電圧を比較し、この比較出力を前記基準電圧を可変する基準電圧可変手段及び前記可変バイアス電圧を可変するバイアス可変手段とに接続させる第３の比較器を有し、前記電圧制御発振器の出力を周波数変調するための前記低周波信号を生成する低周波発振器とを具備し、前記切換手段を介して前記第２の比較器の比較出力が第３の比較器に供給されないときは、前記基準電圧を前記電圧制御発振器の発振周波数が前記中心周波数となるように設定し、前記比較出力を前記バッファ増幅器を介して前記電圧制御発振器の前記第２の制御端子に接続し、前記切換手段を介して前記第２の比較器の比較出力が前記第３の比較器に供給されるときは、前記第１の比較器、前記第２の比較器及び前記第３の比較器からなる正帰還回路網により、前記低周波信号が前記バッファ増幅器を介して前記電圧制御発振器の前記第２の制御端子に接続されるように構成する。
【００１０】
さらに、本発明の位相同期回路の望ましい形態としては、前記電圧制御発振器において、前記第１の制御端子側における周波数制御の感度と、前記第２の制御端子側における周波数制御の感度とが、個別の感度となっている。
【００１１】
また、本発明の電子機器の望ましい形態としては、上記に記載の位相同期回路を具備する。
【００１２】
【発明の実施の形態】
図１のＴＶやビデオレコーダの中間周波数信号の位相同期回路を事例として、本発明の位相同期回路及びこれを具備した電子機器について説明するが、本発明の位相同期回路及びこれを具備した電子機器は、勿論この例に限るものではなく、位相同期回路を有する一般の電子機器に適用することができる。尚、従来の技術と同様な構造をなすものについては、同一の符号を付するものとする。
【００１３】
図１において、中間周波数信号中の映像搬送波が位相検波回路１により位相検波されて、ＬＰＦ２にて濾波され、濾波された出力がＶＣＯ３の第１の制御端子１７に負帰還され、ＶＣＯ３の出力が、位相検波回路１に加えられて、いわゆるＰＬＬが構成される。
【００１４】
また、ＬＰＦ２の出力は比較手段１９において、基準電圧９と比較されて切換手段２０に供給される。比較手段１９の中では、第１の比較器７がＬＰＦ２からの出力を基準電圧９と比較し、第１の比較器７の電流出力がコンデンサＣ２により積分されて生成される比較出力電圧をバッファ増幅器８を介して切換手段２０に供給する。
【００１５】
また、低周波発振器１０は、例えば、数Ｈｚの鋸波信号を発生するものであり、切換手段２０の中のスイッチ２１は、この低周波発振器１０の出力とバッファ増幅器８の出力とを切り換えるものであり、位相ロック検出器１１（以下 Lock Det１１という）の出力により制御される。
【００１６】
Lock Det１１は、例えば、映像検波回路６の出力を積分することにより生成することができ、位相同期回路１６が位相ロックされていれば、スイッチ２１を端子２３に接続し、位相同期回路１６が位相ロックされていなければ、端子２４に接続する。また、スイッチ２１はＶＣＯ３の第２の制御端子１８に接続されている。
【００１７】
次に図１の本発明の位相同期回路１６の動作について、中間周波数信号がない場合と、ある場合について説明する。
中間周波数信号がない場合
これは、例えば、ＴＶの場合の弱電界における受信状態や、無信号のチャネルを受信した場合に相当する。この場合には、位相検波回路１への入力がないので、位相同期回路１６は位相ロックされていない状態である。このとき、Lock Det１１が位相がロックされていない状態を検出し、スイッチ２１を低周波発振器１０側の端子２４に接続する。この結果、低周波発振器１０の出力がＶＣＯ３の第２の制御端子１８に入力される。ＶＣＯ３の発振周波数は、低周波発振器１０の出力電圧の振幅に従って変化し、可変周波数範囲の上限と下限を行き来し、中間周波数信号の到来を待つ待機状態となる。
【００１８】
中間周波数信号のある場合
上述のような待機状態で、中間周波数信号が到来すると、ＶＣＯ３の発振周波数は可変周波数範囲の上限と下限をトレースしているから、ある時点で、中間周波数信号の映像搬送波の周波数と位相ロックする。しかし、低周波発振器１０の出力電圧が変化しているので、次の瞬間には位相ロックがはずれてしまう。
【００１９】
そこで、位相がロックされた瞬間に、Lock Det１１が位相ロック状態を検出して、スイッチ２１をバッファ増幅器８側の端子２３に切換える。これにより、比較手段１９からの出力が負帰還となるようにＶＣＯ３の第２の制御端子１８に入力されるので、ＶＣＯ３の発振周波数は基準電圧９で設定される、映像搬送波の周波数と等しい中心周波数を基準に負帰還位相制御され、位相ロックされた状態になる。
【００２０】
この場合、第１の制御端子１７にもＬＰＦ２の出力が負帰還されているので、第１の制御端子１７と第２の制御端子１８とで制御の衝突がおこる。そこで、両制御端子で、周波数制御の感度を変える、例えば、第２の制御端子１８の感度をより大にすれば、第１の制御端子による負帰還の作用はより弱くはなるが、中心周波数の精度は高くなる。これは、請求項４に記載した本発明の位相同期回路及び電子機器の望ましい形態である。
【００２１】
さらに、ＶＣＯ３の出力は９０度位相シフト回路５により９０度位相シフトされ、映像検波回路６に入力され、中間周波数信号を位相検波し、映像検波回路６の出力として映像検波出力をうることができる。
【００２２】
次に、上述した、比較手段１９及び低周波発振器１０及び切換手段２０のスイッチ２１をコンパクトに合体して構成する事例を図２を参照して説明する。これは、請求項３に記載した本発明の位相同期回路及びこれを具備した電子機器の望ましい形態である。
【００２３】
Ｃ点にはＬＰＦ２の出力が入力される。基準電圧可変手段２２で生成された基準電圧と入力されたＬＰＦ２の出力が第１の比較器７により比較され、第１の比較器の出力電流がコンデンサＣ２を充電する。従って第１の比較器７の出力が積分され比較出力電圧となる。このとき、図１の位相同期ループ２６の位相がロックされているときは、Lock Det１１により、スイッチ２１が端子２４の側に接続され、スイッチ２５が開となる。
【００２４】
従って、コンデンサＣ２に生成された比較出力電圧は第３の比較器１３に入力される。このとき、基準電圧可変手段２２の出力は基準電圧に設定される。また、比較出力電圧はバッファ増幅器８を介して、（ｄ）で示すＶＣＯ３の第２の制御端子１８に負帰還される。
【００２５】
図１の位相同期ループ２６が位相ロックされていないときは、Lock Det１１により、スイッチ２１が端子２３の側に接続され、スイッチ２５が閉となる。このときは、第２の比較器１２の出力が第３の比較器１３により固定バイアス電圧１５と比較され、比較出力が基準電圧可変手段２２とバイアス可変手段１４に与えられ、コンデンサＣ２の端子電圧が正帰還されるので、第１の比較器７の出力電流とコンデンサＣ２の容量による時定数で、発振が生じ、コンデンサＣ２の端子には鋸波状の低周波発振波形が生成され、これがバッファ増幅器８を介してＶＣＯ３の第２の制御端子１８に入力される。
【００２６】
【発明の効果】
位相検波回路と、ローパスフィルタとＶＣＯとで構成される位相同期ループのＬＰＦの出力信号を、比較手段により、入力信号の周波数と等しいＶＣＯの中心周波数を設定する基準電圧と比較し、比較手段の出力と低周波発振器の出力とを切換手段に入力し、位相同期ループが位相ロックされていないときは、低周波発振器の出力を切換手段によりＶＣＯの第２の制御端子に接続し、位相同期ループの位相がロックされているときは、比較手段の出力をＶＣＯの第２の制御端子に負帰還することにより、入力信号が存在するときは、ＶＣＯの発振周波数が負帰還制御され、入力信号の周波数と位相ロックするので、その後の調整が不要となる。また、入力信号が存在しないときは、切換手段により低周波発振器の出力がＶＣＯの第２の制御端子に入力され、ＶＣＯの発振周波数が可変周波数範囲の上限から下限まで、低周波数の周期で変化し、入力信号の到来を待って待機状態となり、入力信号の到来とともに、位相同期ループの位相がロックされた瞬間に、切換手段により比較手段の出力がＶＣＯの第２の制御端子に負帰還されるので、位相同期ループの位相ロックまでに要する時間を短縮することが可能である。以上のようにして、モノリシック集積回路に適した、位相ロックの高速な位相同期回路を提供することができる。また、本発明の位相同期回路はＴＶやビデオレコーダの中間周波数信号に限らず、位相同期回路を必要とする一般の電子機器に用いて効果がある。
【図面の簡単な説明】
【図１】本発明の位相同期回路の概略構成図である。
【図２】本発明の位相同期回路における比較手段、切換手段、低周波発振器をコンパクトに合体構成した事例の概略構成図である。
【図３】従来の位相同期回路の概略構成図である。
【符号の説明】
１…位相検波回路、２…ローパスフィルタ、３…電圧制御発振器、４…可変コイル、５…９０度位相シフト回路、６…映像検波回路、７…第１の比較器、８…バッファ増幅器、９…基準電圧、１０…低周波発振器、１１…位相ロック検出器、１２…第２の比較器、１３…第３の比較器、１４…バイアス可変手段、１５…固定バイアス電圧、１６…位相同期回路、１７…第１の制御端子、１８…第２の制御端子、１９…比較手段、２０…切換手段、２１，２５…スイッチ、２２…基準電圧可変手段、２３，２４…端子、２６…位相同期ループ
【発明の属する技術分野】
本発明は位相同期回路及びこれを具備した電子機器に関し、さらに詳しくは、位相検波回路と、ローパスフィルタと、電圧制御発振器とで構成される位相同期回路において、位相の同期引き込みを容易にし、且つ電圧制御発振器に付随するコイルなどの調整を不要とし、モノリシック半導体集積回路に適した位相同期回路及びこれを具備した電子機器に関する。
【０００２】
【従来の技術】
図３を参照して、ＴＶやビデオレコーダの中間周波数処理回路における映像搬送波を再生する位相同期回路１６について説明する。
図３において、中間周波数信号は位相検波回路１に入力され、映像搬送波が抽出されて位相同期検波がなされる。ローパスフィルタ２（以下ＬＰＦ２という）は位相検波回路１の出力信号を濾波し、電圧制御発振器３（以下ＶＣＯ３という）の発振周波数を負帰還制御して、位相検波回路１に入力する。上述のようにして、いわゆるＰＬＬ（ Phase Lock Loop )が形成され、ＶＣＯ３の発振周波数の位相と、入力された中間周波数信号の映像搬送波の周波数の位相の差が９０度になる。この状態を位相がロックされたと称する。
【０００３】
９０度位相シフト回路５は位相のロックされたＶＣＯ３の発振周波数を、さらに９０度位相シフトして、映像搬送波の位相と同位相の信号とし、映像検波回路６に入力し、中間周波数信号を同期検波するものである。特に、半導体集積回路で構成された映像検波回路６では、温度特性、検波効率を考慮して、上述の同期検波による方法が用いられる。
【０００４】
上述の位相同期回路１６では、ＶＣＯ３の周波数可変範囲の中心周波数を映像搬送波の周波数と等しく設定し、位相ロックされた後は、ＶＣＯ３の発振周波数は映像搬送波に対して位相差が９０度で、且つ中心周波数と等しくなるようにしている。
【０００５】
ＶＣＯ３の中心周波数は映像搬送波の周波数に正確に一致している必要があり、この誤差は直接映像検波出力に影響し、微分位相特性やバズ音発生の原因になる。そこで、従来ＶＣＯ３では、外付けの可変コイル４により、コンデンサやＶＣＯ３の内部回路のばらつきを吸収し、中心周波数をインダクタンスを可変して調整している。
【０００６】
【発明が解決しようとする課題】
上述のような、可変コイルによるＶＣＯの中心周波数の調整では下記のような問題がある。
１）中心周波数の調整後に、ＶＣＯの内部回路やコンデンサ、可変コイルの温度特性、経年変化等により、再度中心周波数の調整が必要になる。
２）可変コイルが必要であり、モノリシック集積回路化するのが困難である。
３）製造時に中心周波数の調整を行う工数が多大である。
本発明の位相同期回路及びこれを具備した電子機器はこのような点に鑑みてなされたものであり、ＶＣＯを無調整化でき、且つコイルなどのインダクタンス素子が不要であるモノリシック集積回路に適した位相同期回路及びこれを具備した電子機器を提供することを課題とする。
【０００７】
【課題を解決するための手段】
課題を解決するために、本発明の位相同期回路は、入力信号を位相検波回路により位相検波し、該位相検波回路の出力をローパスフィルタにより濾波し、該ローパスフィルタの出力を負帰還となるように電圧制御発振器の第１の制御端子に接続し、該電圧制御発振器の出力を前記位相検波回路に入力し、前記入力信号の周波数と前記電圧制御発振器の中心周波数とを位相同期させるため、前記ローパスフィルタの出力と基準電圧とを比較し、且つ比較出力を電流で出力する電流出力端子を有する第１の比較器と、前記電流出力端子と接地の間に設けられ、前記比較出力の電流を積分するコンデンサと、生成された前記第１の比較器の比較出力を前記電圧制御発振器の第２の制御端子に供給するバッファ増幅器とを有し、前記ローパスフィルタの出力を、前記電圧制御発振器の中心周波数を設定する基準電圧と比較し、該比較出力の電流を積分して比較出力電圧を生成する比較手段と、前記入力信号が存在するときは、前記比較出力電圧を前記電圧制御発振器の第２の制御端子に負帰還となるように接続し、前記入力信号が存在しないときは、低周波信号を、前記電圧制御発振器の前記第２の制御端子に接続する切換手段と、前記比較出力と可変バイアス電圧を比較し、この比較出力を前記切換手段に供給する第２の比較器と、前記切換手段の出力及び前記比較出力の何れか一方と固定バイアス電圧を比較し、この比較出力を前記基準電圧を可変する基準電圧可変手段及び前記可変バイアス電圧を可変するバイアス可変手段とに接続させる第３の比較器を有し、前記電圧制御発振器の出力を周波数変調するための前記低周波信号を生成する低周波発振器とを具備し、前記切換手段を介して前記第２の比較器の比較出力が第３の比較器に供給されないときは、前記基準電圧を前記電圧制御発振器の発振周波数が前記中心周波数となるように設定し、前記比較出力を前記バッファ増幅器を介して前記電圧制御発振器の前記第２の制御端子に接続し、前記切換手段を介して前記第２の比較器の比較出力が前記第３の比較器に供給されるときは、前記第１の比較器、前記第２の比較器及び前記第３の比較器からなる正帰還回路網により、前記低周波信号が前記バッファ増幅器を介して前記電圧制御発振器の前記第２の制御端子に接続されるように構成する。
【００１０】
さらに、本発明の位相同期回路の望ましい形態としては、前記電圧制御発振器において、前記第１の制御端子側における周波数制御の感度と、前記第２の制御端子側における周波数制御の感度とが、個別の感度となっている。
【００１１】
また、本発明の電子機器の望ましい形態としては、上記に記載の位相同期回路を具備する。
【００１２】
【発明の実施の形態】
図１のＴＶやビデオレコーダの中間周波数信号の位相同期回路を事例として、本発明の位相同期回路及びこれを具備した電子機器について説明するが、本発明の位相同期回路及びこれを具備した電子機器は、勿論この例に限るものではなく、位相同期回路を有する一般の電子機器に適用することができる。尚、従来の技術と同様な構造をなすものについては、同一の符号を付するものとする。
【００１３】
図１において、中間周波数信号中の映像搬送波が位相検波回路１により位相検波されて、ＬＰＦ２にて濾波され、濾波された出力がＶＣＯ３の第１の制御端子１７に負帰還され、ＶＣＯ３の出力が、位相検波回路１に加えられて、いわゆるＰＬＬが構成される。
【００１４】
また、ＬＰＦ２の出力は比較手段１９において、基準電圧９と比較されて切換手段２０に供給される。比較手段１９の中では、第１の比較器７がＬＰＦ２からの出力を基準電圧９と比較し、第１の比較器７の電流出力がコンデンサＣ２により積分されて生成される比較出力電圧をバッファ増幅器８を介して切換手段２０に供給する。
【００１５】
また、低周波発振器１０は、例えば、数Ｈｚの鋸波信号を発生するものであり、切換手段２０の中のスイッチ２１は、この低周波発振器１０の出力とバッファ増幅器８の出力とを切り換えるものであり、位相ロック検出器１１（以下 Lock Det１１という）の出力により制御される。
【００１６】
Lock Det１１は、例えば、映像検波回路６の出力を積分することにより生成することができ、位相同期回路１６が位相ロックされていれば、スイッチ２１を端子２３に接続し、位相同期回路１６が位相ロックされていなければ、端子２４に接続する。また、スイッチ２１はＶＣＯ３の第２の制御端子１８に接続されている。
【００１７】
次に図１の本発明の位相同期回路１６の動作について、中間周波数信号がない場合と、ある場合について説明する。
中間周波数信号がない場合
これは、例えば、ＴＶの場合の弱電界における受信状態や、無信号のチャネルを受信した場合に相当する。この場合には、位相検波回路１への入力がないので、位相同期回路１６は位相ロックされていない状態である。このとき、Lock Det１１が位相がロックされていない状態を検出し、スイッチ２１を低周波発振器１０側の端子２４に接続する。この結果、低周波発振器１０の出力がＶＣＯ３の第２の制御端子１８に入力される。ＶＣＯ３の発振周波数は、低周波発振器１０の出力電圧の振幅に従って変化し、可変周波数範囲の上限と下限を行き来し、中間周波数信号の到来を待つ待機状態となる。
【００１８】
中間周波数信号のある場合
上述のような待機状態で、中間周波数信号が到来すると、ＶＣＯ３の発振周波数は可変周波数範囲の上限と下限をトレースしているから、ある時点で、中間周波数信号の映像搬送波の周波数と位相ロックする。しかし、低周波発振器１０の出力電圧が変化しているので、次の瞬間には位相ロックがはずれてしまう。
【００１９】
そこで、位相がロックされた瞬間に、Lock Det１１が位相ロック状態を検出して、スイッチ２１をバッファ増幅器８側の端子２３に切換える。これにより、比較手段１９からの出力が負帰還となるようにＶＣＯ３の第２の制御端子１８に入力されるので、ＶＣＯ３の発振周波数は基準電圧９で設定される、映像搬送波の周波数と等しい中心周波数を基準に負帰還位相制御され、位相ロックされた状態になる。
【００２０】
この場合、第１の制御端子１７にもＬＰＦ２の出力が負帰還されているので、第１の制御端子１７と第２の制御端子１８とで制御の衝突がおこる。そこで、両制御端子で、周波数制御の感度を変える、例えば、第２の制御端子１８の感度をより大にすれば、第１の制御端子による負帰還の作用はより弱くはなるが、中心周波数の精度は高くなる。これは、請求項４に記載した本発明の位相同期回路及び電子機器の望ましい形態である。
【００２１】
さらに、ＶＣＯ３の出力は９０度位相シフト回路５により９０度位相シフトされ、映像検波回路６に入力され、中間周波数信号を位相検波し、映像検波回路６の出力として映像検波出力をうることができる。
【００２２】
次に、上述した、比較手段１９及び低周波発振器１０及び切換手段２０のスイッチ２１をコンパクトに合体して構成する事例を図２を参照して説明する。これは、請求項３に記載した本発明の位相同期回路及びこれを具備した電子機器の望ましい形態である。
【００２３】
Ｃ点にはＬＰＦ２の出力が入力される。基準電圧可変手段２２で生成された基準電圧と入力されたＬＰＦ２の出力が第１の比較器７により比較され、第１の比較器の出力電流がコンデンサＣ２を充電する。従って第１の比較器７の出力が積分され比較出力電圧となる。このとき、図１の位相同期ループ２６の位相がロックされているときは、Lock Det１１により、スイッチ２１が端子２４の側に接続され、スイッチ２５が開となる。
【００２４】
従って、コンデンサＣ２に生成された比較出力電圧は第３の比較器１３に入力される。このとき、基準電圧可変手段２２の出力は基準電圧に設定される。また、比較出力電圧はバッファ増幅器８を介して、（ｄ）で示すＶＣＯ３の第２の制御端子１８に負帰還される。
【００２５】
図１の位相同期ループ２６が位相ロックされていないときは、Lock Det１１により、スイッチ２１が端子２３の側に接続され、スイッチ２５が閉となる。このときは、第２の比較器１２の出力が第３の比較器１３により固定バイアス電圧１５と比較され、比較出力が基準電圧可変手段２２とバイアス可変手段１４に与えられ、コンデンサＣ２の端子電圧が正帰還されるので、第１の比較器７の出力電流とコンデンサＣ２の容量による時定数で、発振が生じ、コンデンサＣ２の端子には鋸波状の低周波発振波形が生成され、これがバッファ増幅器８を介してＶＣＯ３の第２の制御端子１８に入力される。
【００２６】
【発明の効果】
位相検波回路と、ローパスフィルタとＶＣＯとで構成される位相同期ループのＬＰＦの出力信号を、比較手段により、入力信号の周波数と等しいＶＣＯの中心周波数を設定する基準電圧と比較し、比較手段の出力と低周波発振器の出力とを切換手段に入力し、位相同期ループが位相ロックされていないときは、低周波発振器の出力を切換手段によりＶＣＯの第２の制御端子に接続し、位相同期ループの位相がロックされているときは、比較手段の出力をＶＣＯの第２の制御端子に負帰還することにより、入力信号が存在するときは、ＶＣＯの発振周波数が負帰還制御され、入力信号の周波数と位相ロックするので、その後の調整が不要となる。また、入力信号が存在しないときは、切換手段により低周波発振器の出力がＶＣＯの第２の制御端子に入力され、ＶＣＯの発振周波数が可変周波数範囲の上限から下限まで、低周波数の周期で変化し、入力信号の到来を待って待機状態となり、入力信号の到来とともに、位相同期ループの位相がロックされた瞬間に、切換手段により比較手段の出力がＶＣＯの第２の制御端子に負帰還されるので、位相同期ループの位相ロックまでに要する時間を短縮することが可能である。以上のようにして、モノリシック集積回路に適した、位相ロックの高速な位相同期回路を提供することができる。また、本発明の位相同期回路はＴＶやビデオレコーダの中間周波数信号に限らず、位相同期回路を必要とする一般の電子機器に用いて効果がある。
【図面の簡単な説明】
【図１】本発明の位相同期回路の概略構成図である。
【図２】本発明の位相同期回路における比較手段、切換手段、低周波発振器をコンパクトに合体構成した事例の概略構成図である。
【図３】従来の位相同期回路の概略構成図である。
【符号の説明】
１…位相検波回路、２…ローパスフィルタ、３…電圧制御発振器、４…可変コイル、５…９０度位相シフト回路、６…映像検波回路、７…第１の比較器、８…バッファ増幅器、９…基準電圧、１０…低周波発振器、１１…位相ロック検出器、１２…第２の比較器、１３…第３の比較器、１４…バイアス可変手段、１５…固定バイアス電圧、１６…位相同期回路、１７…第１の制御端子、１８…第２の制御端子、１９…比較手段、２０…切換手段、２１，２５…スイッチ、２２…基準電圧可変手段、２３，２４…端子、２６…位相同期ループ
Claims (3)
- 入力信号を位相検波回路により位相検波し、該位相検波回路の出力をローパスフィルタにより濾波し、該ローパスフィルタの出力を負帰還となるように電圧制御発振器の第１の制御端子に接続し、該電圧制御発振器の出力を前記位相検波回路に入力し、前記入力信号の周波数と前記電圧制御発振器の中心周波数とを位相同期させるため、
前記ローパスフィルタの出力と基準電圧とを比較し、且つ比較出力を電流で出力する電流出力端子を有する第１の比較器と、前記電流出力端子と接地の間に設けられ、前記比較出力の電流を積分するコンデンサと、生成された前記第１の比較器の比較出力を前記電圧制御発振器の第２の制御端子に供給するバッファ増幅器とを有し、前記ローパスフィルタの出力を、前記電圧制御発振器の中心周波数を設定する基準電圧と比較し、該比較出力の電流を積分して比較出力電圧を生成する比較手段と、
前記入力信号が存在するときは、前記比較出力電圧を前記電圧制御発振器の第２の制御端子に負帰還となるように接続し、前記入力信号が存在しないときは、低周波信号を、前記電圧制御発振器の前記第２の制御端子に接続する切換手段と、
前記比較出力と可変バイアス電圧を比較し、この比較出力を前記切換手段に供給する第２の比較器と、前記切換手段の出力及び前記比較出力の何れか一方と固定バイアス電圧を比較し、この比較出力を前記基準電圧を可変する基準電圧可変手段及び前記可変バイアス電圧を可変するバイアス可変手段とに接続させる第３の比較器を有し、前記電圧制御発振器の出力を周波数変調するための前記低周波信号を生成する低周波発振器とを具備し、
前記切換手段を介して前記第２の比較器の比較出力が第３の比較器に供給されないときは、前記基準電圧を前記電圧制御発振器の発振周波数が前記中心周波数となるように設定し、前記比較出力を前記バッファ増幅器を介して前記電圧制御発振器の前記第２の制御端子に接続し、前記切換手段を介して前記第２の比較器の比較出力が前記第３の比較器に供給されるときは、前記第１の比較器、前記第２の比較器及び前記第３の比較器からなる正帰還回路網により、前記低周波信号が前記バッファ増幅器を介して前記電圧制御発振器の前記第２の制御端子に接続されるように構成した、位相同期回路。 - 前記電圧制御発振器において、前記第１の制御端子側における周波数制御の感度と、前記第２の制御端子側における周波数制御の感度とが、個別の感度となっている、
請求項１に記載の位相同期回路。 - 請求項１または請求項２に記載の位相同期回路を具備する、
電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30752598A JP4126782B2 (ja) | 1998-10-28 | 1998-10-28 | 位相同期回路及びこれを具備した電子機器 |
| US09/427,481 US6366173B1 (en) | 1998-10-28 | 1999-10-27 | Phase synchronous circuit and electronic device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30752598A JP4126782B2 (ja) | 1998-10-28 | 1998-10-28 | 位相同期回路及びこれを具備した電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000134094A JP2000134094A (ja) | 2000-05-12 |
| JP4126782B2 true JP4126782B2 (ja) | 2008-07-30 |
Family
ID=17970146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30752598A Expired - Fee Related JP4126782B2 (ja) | 1998-10-28 | 1998-10-28 | 位相同期回路及びこれを具備した電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6366173B1 (ja) |
| JP (1) | JP4126782B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2344787A1 (en) * | 2001-04-19 | 2002-10-19 | Pmc-Sierra Ltd. | A phase detector customized for clock synthesis unit |
| JP2007166559A (ja) * | 2005-12-16 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 電圧制御発振器、ｐｌｌ回路、信号処理回路およびチューナパック |
| CN107769772B (zh) * | 2017-11-02 | 2023-09-01 | 中国科学院西安光学精密机械研究所 | 一种低晃动同步扫描电路系统 |
-
1998
- 1998-10-28 JP JP30752598A patent/JP4126782B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-27 US US09/427,481 patent/US6366173B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6366173B1 (en) | 2002-04-02 |
| JP2000134094A (ja) | 2000-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041210 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071213 |
|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080331 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080407 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |