JPS6015169B2 - 周波数同期回路 - Google Patents
周波数同期回路Info
- Publication number
- JPS6015169B2 JPS6015169B2 JP51100848A JP10084876A JPS6015169B2 JP S6015169 B2 JPS6015169 B2 JP S6015169B2 JP 51100848 A JP51100848 A JP 51100848A JP 10084876 A JP10084876 A JP 10084876A JP S6015169 B2 JPS6015169 B2 JP S6015169B2
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- output
- digital
- controlled oscillator
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 10
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 10
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
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- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、外部データ入力部を有するディジタル周波数
計数器（以下計数器と略す）を使用し、外部データ入力
に対応し周波数を出力する周波数同期回路に関する。
計数器（以下計数器と略す）を使用し、外部データ入力
に対応し周波数を出力する周波数同期回路に関する。
まず従来の計数器を使用した周波数同期回路の構成例を
第１図を参照して説明する。
第１図を参照して説明する。
電圧制御発振器ＶＣＯＩの出力周波数ｆと基準周波数発
生器ＲＥＦ２の出力周波数ｆｏとの周波数差△ｆは計数
器３で検出され、ディジタルメモリ回路（メモリ）４に
記憶される。
生器ＲＥＦ２の出力周波数ｆｏとの周波数差△ｆは計数
器３で検出され、ディジタルメモリ回路（メモリ）４に
記憶される。
そしてディジタルアナログ変換器（Ｄ／Ａ変換器＞ ５
で、ディジタル化された周波数差を電圧値に変換して、
ＶＣＯＩの制御入力に印加し、ＶＣＯＩの出力周波数が
ＲＥＦ２の出力周波数に同期するよう制御する。次にこ
の周波数同期の動作原理を第２図、第３図、第４図を用
いて説明する。第２図は、ＶＣＯＩの制御電圧に対する
出力周波数の変化特性を示すグラフである。
で、ディジタル化された周波数差を電圧値に変換して、
ＶＣＯＩの制御入力に印加し、ＶＣＯＩの出力周波数が
ＲＥＦ２の出力周波数に同期するよう制御する。次にこ
の周波数同期の動作原理を第２図、第３図、第４図を用
いて説明する。第２図は、ＶＣＯＩの制御電圧に対する
出力周波数の変化特性を示すグラフである。
制御電圧がＶｏのときにＶＣＯＩの出力周波数ｆはＲＥ
Ｆ２の出力周波数ら‘こ等しくなることを示している。
第３図は計数器がＶＣＯＩとＲＥＦ２の出力周波数の差
△ｆを検出したときのＤ／Ａ変換器５の出力電圧特性を
示すグラフである。△ｆが０のときＶｏの電圧値を出力
することを示している。第４図は、第２図と第３図を合
成して作ったグラフである。
Ｆ２の出力周波数ら‘こ等しくなることを示している。
第３図は計数器がＶＣＯＩとＲＥＦ２の出力周波数の差
△ｆを検出したときのＤ／Ａ変換器５の出力電圧特性を
示すグラフである。△ｆが０のときＶｏの電圧値を出力
することを示している。第４図は、第２図と第３図を合
成して作ったグラフである。
第４図において、ＶＣＯＩとＲＥＦ２との出力周波数の
差△ｆが△ｆｋであった場合、Ｄ／Ａ変換器５の出力は
ｖｋとなり、このときＶＣＯＩの出力周波数はｆｋ十，
に変化する。従ってＶＣＯＩの出力周波数は、第４図に
おける二曲線の交点になるように制御されるため、ＲＥ
Ｆ２の出力周波数けこ等しくなるよう周波数同期される
。簡単のためＲＥＦ２とＶＣＯＩの出力周波数が等しく
なるときの動作の説明を行なったが、このためには、第
３図においてＲＥＦ２とＶＣＯＩの周波数差△ｆが０の
ときＤ／Ａ変換器の出力電圧がｖｏに一致するよう調整
する必要がある。
差△ｆが△ｆｋであった場合、Ｄ／Ａ変換器５の出力は
ｖｋとなり、このときＶＣＯＩの出力周波数はｆｋ十，
に変化する。従ってＶＣＯＩの出力周波数は、第４図に
おける二曲線の交点になるように制御されるため、ＲＥ
Ｆ２の出力周波数けこ等しくなるよう周波数同期される
。簡単のためＲＥＦ２とＶＣＯＩの出力周波数が等しく
なるときの動作の説明を行なったが、このためには、第
３図においてＲＥＦ２とＶＣＯＩの周波数差△ｆが０の
ときＤ／Ａ変換器の出力電圧がｖｏに一致するよう調整
する必要がある。
ところがｖｏに対してある誤差を有するときにはＶＣＯ
Ｉの出′ 力周波数はＲＥＦ２の出力周波数ｆｏに対し
て一定の周波数差をもって同期する。これを周波数同期
回路における定常周波数誤差という。第１図に示す従来
の構成においてこの量を調整するために、ＶＣＯＩの入
力電圧すなわちＤ／Ａ変換器５の出力にオフセット機能
をもたせて、その量を調整することが一般に行なわれて
いた。この方式では調整する回路がアナログ回路である
ためオフセット調整時における周波数同期ループの時定
数の変化やＤ／Ａ変換器５の出力電圧の安定性に対する
、考慮が不可欠であり、オフセット量の調整は容易では
なかつた。本発明は前述した従来の欠点を除去した周波
数同期回路を提供することを目的とするものである。
Ｉの出′ 力周波数はＲＥＦ２の出力周波数ｆｏに対し
て一定の周波数差をもって同期する。これを周波数同期
回路における定常周波数誤差という。第１図に示す従来
の構成においてこの量を調整するために、ＶＣＯＩの入
力電圧すなわちＤ／Ａ変換器５の出力にオフセット機能
をもたせて、その量を調整することが一般に行なわれて
いた。この方式では調整する回路がアナログ回路である
ためオフセット調整時における周波数同期ループの時定
数の変化やＤ／Ａ変換器５の出力電圧の安定性に対する
、考慮が不可欠であり、オフセット量の調整は容易では
なかつた。本発明は前述した従来の欠点を除去した周波
数同期回路を提供することを目的とするものである。
前記目的を達成するために、本発明による周波数同期回
路は、基準周波数発生回路と、電圧制御発振器と、前記
基準周波数発生回路と前記電圧制御発振器の周波数差に
対応した値を合成して出力するディジタル計数回路と、
前記出力を記憶するディジタルメモリ回路と、前記ディ
ジタルメモリ回路出力をディジタルアナログ変換して前
記電圧制御発振器に入力するディジタルァナ。
路は、基準周波数発生回路と、電圧制御発振器と、前記
基準周波数発生回路と前記電圧制御発振器の周波数差に
対応した値を合成して出力するディジタル計数回路と、
前記出力を記憶するディジタルメモリ回路と、前記ディ
ジタルメモリ回路出力をディジタルアナログ変換して前
記電圧制御発振器に入力するディジタルァナ。
グ変換器とからなる周波数同期回路において、前記ディ
ジタル計数回路に前記ディジタルアナログ変換器のオフ
セット量を考慮したデータを入力するデータ入力回路を
接続し、前記ディジタル計数回路に前記基準周波数発生
回路と前記電圧制御発振器の周波数差に前記データ入力
回路に入力された値に対応した値を合成した出力を得る
ように構成されている。上記構成によれば、電圧制御発
振器と基準周波数発生回路の定常周波数誤差の調整機能
をディジタル回路である計数器自体にもたせてあるので
アナログ回路による調整は不必要となるため、簡単な構
成で容易に定常周波数誤差の調整が可能になる。
ジタル計数回路に前記ディジタルアナログ変換器のオフ
セット量を考慮したデータを入力するデータ入力回路を
接続し、前記ディジタル計数回路に前記基準周波数発生
回路と前記電圧制御発振器の周波数差に前記データ入力
回路に入力された値に対応した値を合成した出力を得る
ように構成されている。上記構成によれば、電圧制御発
振器と基準周波数発生回路の定常周波数誤差の調整機能
をディジタル回路である計数器自体にもたせてあるので
アナログ回路による調整は不必要となるため、簡単な構
成で容易に定常周波数誤差の調整が可能になる。
また本発明による構成によれば、単に調整機能の改善だ
けでなく、電圧制御発振器の出力周波数をディジタル量
である入力デー外こよって容易に制御可能となり制御量
がディジタル量であるため再現性の良好な制御が可能と
なる。そのため制御精度の向上も容易となり本発明の目
的は完全に達成される。以下図面等を参照して本発明を
さらに詳しく説明する。
けでなく、電圧制御発振器の出力周波数をディジタル量
である入力デー外こよって容易に制御可能となり制御量
がディジタル量であるため再現性の良好な制御が可能と
なる。そのため制御精度の向上も容易となり本発明の目
的は完全に達成される。以下図面等を参照して本発明を
さらに詳しく説明する。
第５図は本発明による周波数同期回路の構成を示すブロ
ック図である。図において１は電圧制御発振器（ＶＣＯ
）、２は基準周波数発生回路（ＲＥＦ）、３は計数器、
４はディジタルメモリ回路である。ＶＣＯＩの出力周波
数ｆとＲＥＦ２の出力周波数もとの周波数差△ｆと、デ
ータ入力部６の入力データ○との合成値（例えば△ｆ＋
Ｄ）が計数器３で検出され、メモリ４、Ｄ／Ａ変換器５
を経て電圧値に変換され、ＶＣＯＩの制御入力に印加さ
れる。
ック図である。図において１は電圧制御発振器（ＶＣＯ
）、２は基準周波数発生回路（ＲＥＦ）、３は計数器、
４はディジタルメモリ回路である。ＶＣＯＩの出力周波
数ｆとＲＥＦ２の出力周波数もとの周波数差△ｆと、デ
ータ入力部６の入力データ○との合成値（例えば△ｆ＋
Ｄ）が計数器３で検出され、メモリ４、Ｄ／Ａ変換器５
を経て電圧値に変換され、ＶＣＯＩの制御入力に印加さ
れる。
ＶＣＯＩの出力周波数ｆは６の入力データＤに対応した
量だけＲＥＦ２の出力周波数ｆｏと偏差をもって周波数
同期する。次に、本発明による周波数同期の動作原理を
第２図、第６図、第７図を参照しながら説明する。
量だけＲＥＦ２の出力周波数ｆｏと偏差をもって周波数
同期する。次に、本発明による周波数同期の動作原理を
第２図、第６図、第７図を参照しながら説明する。
第２図は前述のＶＣＯＩの制御電圧対出力周波数の特性
を示すグラフである。第６図はＶＣＯＩとＲＥＦ２の周
波数差が△ｆのときのＤ／Ａ変換器の出力を示す。
を示すグラフである。第６図はＶＣＯＩとＲＥＦ２の周
波数差が△ｆのときのＤ／Ａ変換器の出力を示す。
ただし計数器３′の出力は△ｆ＋Ｄとなる場合である。
第７図は第２図と第６図を合成したグラフである。
第７図は第２図と第６図を合成したグラフである。
第６図においてＶＣＯＩの出力周波数ｆは第４図で説明
した時と同様に二曲線の交点になるよう制御されるため
、定常的にＷこなるよう制御されるため、定常的にｆ。
になるよう制御される。この周波数ｆｏはＲＥＦ２の出
力周波数らとデータ入力ｏに関するものであり、らが一
定ならばｆ。はデータ入力Ｄによって制御可能である。
第８図は本発明による周波数同期回路を使用した周波数
発生回路の一実施例であり、計数器としてデータ入力可
能なりｐ−ｄｏｗｎカワンタ（例えばｕｐＢ２１９２）
を使用したものである。
した時と同様に二曲線の交点になるよう制御されるため
、定常的にＷこなるよう制御されるため、定常的にｆ。
になるよう制御される。この周波数ｆｏはＲＥＦ２の出
力周波数らとデータ入力ｏに関するものであり、らが一
定ならばｆ。はデータ入力Ｄによって制御可能である。
第８図は本発明による周波数同期回路を使用した周波数
発生回路の一実施例であり、計数器としてデータ入力可
能なりｐ−ｄｏｗｎカワンタ（例えばｕｐＢ２１９２）
を使用したものである。
入力データの設定はスイッチＳのオンオフによって行な
われる。第９図は第８図の回路におけるデータ入力Ｄに
対する出力周波数の特性例である。以上の説明から明ら
かなように本発明による周波数同期回路では従来の構成
の場合に必要であったＤ／Ａ変換器の調整を行なうかわ
りにディジタルデータを入力するだけで周波数の初期調
整が可能となる。
われる。第９図は第８図の回路におけるデータ入力Ｄに
対する出力周波数の特性例である。以上の説明から明ら
かなように本発明による周波数同期回路では従来の構成
の場合に必要であったＤ／Ａ変換器の調整を行なうかわ
りにディジタルデータを入力するだけで周波数の初期調
整が可能となる。
さらにこのディジタルデータ入力によって容易にＶＣＯ
Ｉの出力周波数を制御することが可能となる。しかも制
御値がディジタル量であるため容易に制御の精度を向上
することができるなどの秀れた特徴が得られる。以上詳
しく説明した実施例につき、本発明の範囲内で種々の変
形を施すことができるものであり、本発明の範囲はその
ような変形例を含めて特許請求の範囲記載のすべてにお
よぶものである。
Ｉの出力周波数を制御することが可能となる。しかも制
御値がディジタル量であるため容易に制御の精度を向上
することができるなどの秀れた特徴が得られる。以上詳
しく説明した実施例につき、本発明の範囲内で種々の変
形を施すことができるものであり、本発明の範囲はその
ような変形例を含めて特許請求の範囲記載のすべてにお
よぶものである。
第１図は従釆の、計数器を用いた周波数同期回路の一構
成例を示すブロック図、第２図は第１図における電圧制
御発振器１の制御電圧対出力周波数変化特性を示すグラ
フ、第３図は第１図における電圧制御発振器１と基準周
波数発生器２の周波数差△ｆに対するＤ／Ａ変換器５の
出力電圧を示すグラフ、第４図は第２図と第３図を合成
したグラフである。 第５図は本発明による周波数同期回略の構成を示すブロ
ック図、第６図は、第５図における電圧制御発振器１と
基準周波数発生器２の出力周波数の差が△ｆの場合であ
って計数器３′の出力が△ｆ＋○の場合の△ｆに対する
Ｄ／Ａ変換器５の出力電圧を示すグラフ、第７図は第２
図と第６図のグラフを合成したグラフである。第８図は
本発明による周波数同期回路の実施例を示す回路図、第
９図は上記回路の特性を示すグラフである。１・・・・
・・電圧制御発振器（ＶＣＯ）、２・・…・基準周波数
発生器（ＲＥＦ）、３，３′…・・・ディジタル計数器
、４・…・・ディジタルメモリ回路、５・・・・・・Ｄ
／Ａ変換器、６・・・・・・データ入力部。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
成例を示すブロック図、第２図は第１図における電圧制
御発振器１の制御電圧対出力周波数変化特性を示すグラ
フ、第３図は第１図における電圧制御発振器１と基準周
波数発生器２の周波数差△ｆに対するＤ／Ａ変換器５の
出力電圧を示すグラフ、第４図は第２図と第３図を合成
したグラフである。 第５図は本発明による周波数同期回略の構成を示すブロ
ック図、第６図は、第５図における電圧制御発振器１と
基準周波数発生器２の出力周波数の差が△ｆの場合であ
って計数器３′の出力が△ｆ＋○の場合の△ｆに対する
Ｄ／Ａ変換器５の出力電圧を示すグラフ、第７図は第２
図と第６図のグラフを合成したグラフである。第８図は
本発明による周波数同期回路の実施例を示す回路図、第
９図は上記回路の特性を示すグラフである。１・・・・
・・電圧制御発振器（ＶＣＯ）、２・・…・基準周波数
発生器（ＲＥＦ）、３，３′…・・・ディジタル計数器
、４・…・・ディジタルメモリ回路、５・・・・・・Ｄ
／Ａ変換器、６・・・・・・データ入力部。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ 基準周波数発生回路と、電圧制御発振器と、前記基
準周波数発生回路と前記電圧制御発振器の周波数差に対
応した値を合成して出力するデイジタル計数回路と、前
記出力を記憶するデイジタルメモリ回路と、前記デイジ
タルメモリ回路出力をデイジタルアナログ変換して前記
電圧制御発振器に入力するデイジタルアナログ変換器と
からなる周波数同期回路において、前記デイジタル計数
回路に前記デイジタルアナログ変換器のオフセツト量を
考慮したデータを入力するデータ入力回路を接続し、前
記デイジタル計数回路に前記基準周波数発生回路と前記
電圧制御発振器の周波数に前記データ入力回路に入力さ
れた値に対応した値を合成した出力を得るように構成し
たことを特徴とする周波数同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51100848A JPS6015169B2 (ja) | 1976-08-24 | 1976-08-24 | 周波数同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51100848A JPS6015169B2 (ja) | 1976-08-24 | 1976-08-24 | 周波数同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5326557A JPS5326557A (en) | 1978-03-11 |
| JPS6015169B2 true JPS6015169B2 (ja) | 1985-04-18 |
Family
ID=14284731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51100848A Expired JPS6015169B2 (ja) | 1976-08-24 | 1976-08-24 | 周波数同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015169B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58156605U (ja) * | 1982-04-14 | 1983-10-19 | 株式会社大生機械 | フイルム連続供給装置 |
| JPH0449149U (ja) * | 1990-09-03 | 1992-04-24 | ||
| JPH05145343A (ja) * | 1991-11-18 | 1993-06-11 | Nec Corp | デイジタルｆｍ変調器 |
| US8381932B2 (en) | 2007-06-28 | 2013-02-26 | Paul Wagner | Storage system |
-
1976
- 1976-08-24 JP JP51100848A patent/JPS6015169B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5326557A (en) | 1978-03-11 |
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