JP2861493B2 - フレームアライナ回路 - Google Patents
フレームアライナ回路Info
- Publication number
- JP2861493B2 JP2861493B2 JP3176390A JP17639091A JP2861493B2 JP 2861493 B2 JP2861493 B2 JP 2861493B2 JP 3176390 A JP3176390 A JP 3176390A JP 17639091 A JP17639091 A JP 17639091A JP 2861493 B2 JP2861493 B2 JP 2861493B2
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- JP
- Japan
- Prior art keywords
- circuit
- data
- read
- write
- initialization pulse
- Prior art date
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- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフレームアライナ回路に
関し、特にディジタル通信におけるフレーム同期のため
のフレームアライナ回路に関する。
関し、特にディジタル通信におけるフレーム同期のため
のフレームアライナ回路に関する。
【０００２】
【従来の技術】従来のフレームアライナ回路は、図２の
ブロック構成図に示すように、遅延回路１９で遅延させ
た入力データ１と、遅延させない入力データ１を選択回
路２１で選択しメモリ８に入力する。同様に、遅延回路
２０で遅延させたフレームパルス２と、遅延させないフ
レームパルス２を選択回路２０で選択し、メモリ８の書
込みリセット端子に入力する。このとき遅延回路１９と
遅延回路２０の遅延量は等しい。
ブロック構成図に示すように、遅延回路１９で遅延させ
た入力データ１と、遅延させない入力データ１を選択回
路２１で選択しメモリ８に入力する。同様に、遅延回路
２０で遅延させたフレームパルス２と、遅延させないフ
レームパルス２を選択回路２０で選択し、メモリ８の書
込みリセット端子に入力する。このとき遅延回路１９と
遅延回路２０の遅延量は等しい。
【０００３】メモリ８の読出リセット端子に入力する読
出アドレス初期化パルス１０は、読出クロック１１を入
力とするフレームパルス発生回路１８より供給される。
フレームパルス発生回路１８が発生する読出アドレス初
期化パルス１０はフレームパルス２の位相とは無関係に
生成されるため、メモリ８の書込タイミングと読出タイ
ミングが適正な状態かどうかを判定する位相比較器１７
の制御により、選択回路２１および選択回路２２が制御
されており、不適正なタイミングになった場合は選択回
路２１および２２を切り替えて（これを「ケトバシ」と
呼ぶ）、書込タイミングと読出タイミングを適正な状態
にしてメモリ８からの適正な読出しを復旧させている。
出アドレス初期化パルス１０は、読出クロック１１を入
力とするフレームパルス発生回路１８より供給される。
フレームパルス発生回路１８が発生する読出アドレス初
期化パルス１０はフレームパルス２の位相とは無関係に
生成されるため、メモリ８の書込タイミングと読出タイ
ミングが適正な状態かどうかを判定する位相比較器１７
の制御により、選択回路２１および選択回路２２が制御
されており、不適正なタイミングになった場合は選択回
路２１および２２を切り替えて（これを「ケトバシ」と
呼ぶ）、書込タイミングと読出タイミングを適正な状態
にしてメモリ８からの適正な読出しを復旧させている。
【０００４】
【発明が解決しようとする課題】この従来のフレームア
ライナ回路では、メモリの書込タイミングと読出タイミ
ングが不適正な状態となった場合、ケトバシによりメモ
リからの適正な読出しを復旧させるという制御を行って
いるが、ケトバシを行うとメモリに入力されるデータ位
相が不連続に変化するため、これを修正する間は読出さ
れるデータに誤りが発生する。つまり、フレームアライ
ナ回路の初期立上げ時の書込タイミングと読出タイミン
グが不適正に近い状態、つまり余裕が十分にない状態の
場合、サービスイン後にケトバシが発生し、データに誤
りを生じる場合があるという問題があった。
ライナ回路では、メモリの書込タイミングと読出タイミ
ングが不適正な状態となった場合、ケトバシによりメモ
リからの適正な読出しを復旧させるという制御を行って
いるが、ケトバシを行うとメモリに入力されるデータ位
相が不連続に変化するため、これを修正する間は読出さ
れるデータに誤りが発生する。つまり、フレームアライ
ナ回路の初期立上げ時の書込タイミングと読出タイミン
グが不適正に近い状態、つまり余裕が十分にない状態の
場合、サービスイン後にケトバシが発生し、データに誤
りを生じる場合があるという問題があった。
【０００５】
【課題を解決するための手段】本発明のフレームアライ
ナ回路は、入力データを遅延量データにより設定されて
遅延させ書込データとする第１の遅延量可変回路と、フ
レームパルスを前記遅延量データにより設定されて遅延
させ書込アドレス初期化パルスとする第２の遅延量可変
回路と、前記書込データを書込クロックと前記書込アド
レス初期化パルスによって書き込み、書き込まれた前記
書込データを読出アドレス初期化パルスと読出クロック
によって読み出して読出データとするメモリと、前記書
込アドレス初期化パルスと前記読出アドレス初期化パル
スの時間差を前記読出クロックによりカウントするカウ
ンタと、前記カウント値を同期外れ回復情報によりラッ
チするラッチ回路と、ラッチされた前記カウント値をデ
コードし前記時間差が最も大きくなるように前記遅延量
データを作成するデコード回路とを有している。
ナ回路は、入力データを遅延量データにより設定されて
遅延させ書込データとする第１の遅延量可変回路と、フ
レームパルスを前記遅延量データにより設定されて遅延
させ書込アドレス初期化パルスとする第２の遅延量可変
回路と、前記書込データを書込クロックと前記書込アド
レス初期化パルスによって書き込み、書き込まれた前記
書込データを読出アドレス初期化パルスと読出クロック
によって読み出して読出データとするメモリと、前記書
込アドレス初期化パルスと前記読出アドレス初期化パル
スの時間差を前記読出クロックによりカウントするカウ
ンタと、前記カウント値を同期外れ回復情報によりラッ
チするラッチ回路と、ラッチされた前記カウント値をデ
コードし前記時間差が最も大きくなるように前記遅延量
データを作成するデコード回路とを有している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック構成図である。
フレームアライナ回路は、入力データ１を遅延量データ
１５により設定される量だけ遅延させ書込データ５とす
る第１の遅延量可変回路３と、フレームパルス２を遅延
量データ１５により設定される量だけ遅延させ書込アド
レス初期化パルス６とする第２の遅延量可変回路４と、
書込クロック７と書込アドレス初期化パルル６によって
書込データ５を書き込み、書き込まれた書込データ５を
読出アドレス初期化パルス１０と読出クロック１１によ
って読み出して読出データ９とするメモリ８と、書込ア
ドレス初期化パルス６と読出アドレス初期化パルス１０
の時間差を読出クロック１１によりカウントするカウン
タ１２と、カウント値を同期外れ回復情報１６によりラ
ッチするラッチ回路１３と、ラッチされたカウント値を
デコードし書込アドレス初期化パルス６と読出アドレス
初期化パルス１０の時間差が最も大きくなるように遅延
量データ１５を作成するデコード回路１４とを有する。
る。図１は本発明の一実施例のブロック構成図である。
フレームアライナ回路は、入力データ１を遅延量データ
１５により設定される量だけ遅延させ書込データ５とす
る第１の遅延量可変回路３と、フレームパルス２を遅延
量データ１５により設定される量だけ遅延させ書込アド
レス初期化パルス６とする第２の遅延量可変回路４と、
書込クロック７と書込アドレス初期化パルル６によって
書込データ５を書き込み、書き込まれた書込データ５を
読出アドレス初期化パルス１０と読出クロック１１によ
って読み出して読出データ９とするメモリ８と、書込ア
ドレス初期化パルス６と読出アドレス初期化パルス１０
の時間差を読出クロック１１によりカウントするカウン
タ１２と、カウント値を同期外れ回復情報１６によりラ
ッチするラッチ回路１３と、ラッチされたカウント値を
デコードし書込アドレス初期化パルス６と読出アドレス
初期化パルス１０の時間差が最も大きくなるように遅延
量データ１５を作成するデコード回路１４とを有する。
【０００７】入力データ１は、遅延量可変回路３によ
り、デコード回路１４により設定された遅延量データ１
５の値だけ遅延されて書込データ５とされ、メモリ８に
書き込まれる。このとき、メモリ８の書込アドレスを初
期化するための書込アドレス初期化パルス６も、フレー
ムパルス２が入力データ１と同じ量だけ遅延されたもの
であり、メモリ８に入力される。このため、メモリ８へ
入力される書込データ５と書込アドレス初期化パルス６
のフレームレベルの位相関係は常に一定に保たれる。
り、デコード回路１４により設定された遅延量データ１
５の値だけ遅延されて書込データ５とされ、メモリ８に
書き込まれる。このとき、メモリ８の書込アドレスを初
期化するための書込アドレス初期化パルス６も、フレー
ムパルス２が入力データ１と同じ量だけ遅延されたもの
であり、メモリ８に入力される。このため、メモリ８へ
入力される書込データ５と書込アドレス初期化パルス６
のフレームレベルの位相関係は常に一定に保たれる。
【０００８】書込アドレス初期化パルス６と読出アドレ
ス初期化パルス１０の時間軸上の前後関係が書込クロッ
ク７又は読出クロック１１の周波数変動等の外的要因に
より途中で入れ替った場合に、読出データ９の連続性が
保存されなくなる事がある。この事態を回避するため、
カウンタ１２は電源投入時のパワーオン時や同期外れ中
に書込アドレス初期化パルス６と読出アドレス初期化パ
ルス１０の間隔（時間差）を読出クロック１１でカウン
トし測定し、ラッチ回路１３はその測定距離をパワーオ
ン又は同期外れの回復情報である同期外れ回復情報１６
によりラッチする。デコード回路１４は、ラッチされた
時間差をデコードし、遅延量可変回路３と遅延量可変遅
延回路４に書込アドレス初期化パルス６と読出アドレス
初期化パルス１０の距離が最も遠い位相関係にある様に
遅延量をセットする遅延量データ１５を作成する。
ス初期化パルス１０の時間軸上の前後関係が書込クロッ
ク７又は読出クロック１１の周波数変動等の外的要因に
より途中で入れ替った場合に、読出データ９の連続性が
保存されなくなる事がある。この事態を回避するため、
カウンタ１２は電源投入時のパワーオン時や同期外れ中
に書込アドレス初期化パルス６と読出アドレス初期化パ
ルス１０の間隔（時間差）を読出クロック１１でカウン
トし測定し、ラッチ回路１３はその測定距離をパワーオ
ン又は同期外れの回復情報である同期外れ回復情報１６
によりラッチする。デコード回路１４は、ラッチされた
時間差をデコードし、遅延量可変回路３と遅延量可変遅
延回路４に書込アドレス初期化パルス６と読出アドレス
初期化パルス１０の距離が最も遠い位相関係にある様に
遅延量をセットする遅延量データ１５を作成する。
【０００９】
【発明の効果】以上説明したように本発明は、メモリ読
出初期化パルスの位相をメモリ書込初期化パルスの位相
に対して十分安全な位相となるように設定するため、サ
ービスイン後に読出データ誤りを発生することがなく、
また、入力データのフレーム位相が不連続に変化した場
合でも、読出データおよびフレームパルスの位相は、遅
延量可変回路によって位相変動が吸収されるため、一定
に保たれる効果がある。
出初期化パルスの位相をメモリ書込初期化パルスの位相
に対して十分安全な位相となるように設定するため、サ
ービスイン後に読出データ誤りを発生することがなく、
また、入力データのフレーム位相が不連続に変化した場
合でも、読出データおよびフレームパルスの位相は、遅
延量可変回路によって位相変動が吸収されるため、一定
に保たれる効果がある。
【図１】本発明の一実施例のブロック構成図である。
【図２】従来例のブロック構成図である。
１ 入力データ ２ フレームパルス ３，４ 遅延量可変回路 ５ 書込データ ６ 書込アドレス初期化パルス ７ 書込クロック ８ メモリ ９ 読出データ １０ 読出アドレス初期化パルス １１ 読出クロック １２ カウンタ １３ ラッチ回路 １４ デコード回路 １５ 遅延量データ １６ 同期外れ回復情報 １７ 位相比較回路 １８ フレームパルス発生回路 １９，２０ 遅延回路 ２１，２２ 選択回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04J 3/06
Claims (1)
- 【請求項１】 入力データを遅延量データにより設定さ
れて遅延させ書込データとする第１の遅延量可変回路
と、フレームパルスを前記遅延量データにより設定され
て遅延させ書込アドレス初期化パルスとする第２の遅延
量可変回路と、前記書込データを書込クロックと前記書
込アドレス初期化パルスによって書き込み、書き込まれ
た前記書込データを読出アドレス初期化パルスと読出ク
ロックによって読み出して読出データとするメモリと、
前記書込アドレス初期化パルスと前記読出アドレス初期
化パルスの時間差を前記読出クロックによりカウントす
るカウンタと、前記カウント値を同期外れ回復情報によ
りラッチするラッチ回路と、ラッチされた前記カウント
値をデコードし前記時間差が最も大きくなるように前記
遅延量データを作成するデコード回路とを有することを
特徴とするフレームアライナ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176390A JP2861493B2 (ja) | 1991-07-17 | 1991-07-17 | フレームアライナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176390A JP2861493B2 (ja) | 1991-07-17 | 1991-07-17 | フレームアライナ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522280A JPH0522280A (ja) | 1993-01-29 |
| JP2861493B2 true JP2861493B2 (ja) | 1999-02-24 |
Family
ID=16012820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176390A Expired - Lifetime JP2861493B2 (ja) | 1991-07-17 | 1991-07-17 | フレームアライナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861493B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7097876B2 (en) | 1995-03-06 | 2006-08-29 | Honda Giken Kogyo Kabushiki Kaisha | Method for forming protective film of strippable paint on sprayed coating of automobile or other large-sized product |
-
1991
- 1991-07-17 JP JP3176390A patent/JP2861493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522280A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |