JP3049716B2 - 時間軸補正回路 - Google Patents
時間軸補正回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオディスクプレーヤなどの、映像信号
再生装置の時間軸補正回路の、時間軸補正可能範囲逸脱
の検出に関するものである。
再生装置の時間軸補正回路の、時間軸補正可能範囲逸脱
の検出に関するものである。
従来の技術 近年、時間軸補正回路は、タイムベースコレクタとい
う名称で、ビデオディスクプレーヤやビデオテープレコ
ーダなどに応用されている。特にこれらの、映像信号再
生装置においては時間軸補正回路により、ディスク偏心
や、テープ走行系等で発生する高周波のジッタ成分を取
り除かないと、再生画面に色が着かなかったり、色むら
を発生したりするので、高性能で安価な時間軸補正回路
の導入が望まれている。近年では、メモリ等のディジタ
ル素子が安価に入手できる等の理由により、ディジタル
可変遅延素子（FIFO）を用いた時間軸補正回路も導入さ
れている。
う名称で、ビデオディスクプレーヤやビデオテープレコ
ーダなどに応用されている。特にこれらの、映像信号再
生装置においては時間軸補正回路により、ディスク偏心
や、テープ走行系等で発生する高周波のジッタ成分を取
り除かないと、再生画面に色が着かなかったり、色むら
を発生したりするので、高性能で安価な時間軸補正回路
の導入が望まれている。近年では、メモリ等のディジタ
ル素子が安価に入手できる等の理由により、ディジタル
可変遅延素子（FIFO）を用いた時間軸補正回路も導入さ
れている。
以下、図面を参照しながら上述した従来の時間軸補正
装置の例を説明する。
装置の例を説明する。
第４図は、従来例の時間軸補正回路の構成を示すブロ
ック図である。図において、１は書き込みクロック入力
端子、２は映像情報入力端子、３は読み出しクロック入
力端子、４はA/D変換器、５は書き込みアドレスポイン
タ、６はメモリアレイ、７は読み出しアドレスポイン
タ、８はD/A変換器、９は映像情報出力端子、10は初期
リセット回路である。
ック図である。図において、１は書き込みクロック入力
端子、２は映像情報入力端子、３は読み出しクロック入
力端子、４はA/D変換器、５は書き込みアドレスポイン
タ、６はメモリアレイ、７は読み出しアドレスポイン
タ、８はD/A変換器、９は映像情報出力端子、10は初期
リセット回路である。
以上のように構成された従来の映像信号再生装置につ
いて、以下にその動作の説明をする。
いて、以下にその動作の説明をする。
映像情報入力端子２に入力された時間軸変動（ジッ
タ）を持つ映像信号は、A/D変換器４で８ビットのディ
ジタル信号に変換され、書き込みクロック入力端子１に
入力される書き込みクロックに同期して、メモリアレイ
６の、書き込みアドレスポインタ５によって示されるメ
モリセルに格納される。メモリアレイ６は、８ビットの
入出力を持ち、書き込み、読みだしのアドレスを、独立
に制御できる。書き込みアドレスポインタ５は、書き込
みクロックを計数し、順次インクリメントし、ある設定
値に達するとリセットされる。メモリアレイ６の出力
は、D/A変換器８に接続されており、その信号には、メ
モリアレイ６の中の、読みだしアドレスポインタ７によ
り指定されるメモリセルに格納されている情報が出力さ
れる。読み出しアドレスポインタ７は読みだしクロック
を計数し、順次インクリメントし、ある設定値に達する
とリセットされる。
タ）を持つ映像信号は、A/D変換器４で８ビットのディ
ジタル信号に変換され、書き込みクロック入力端子１に
入力される書き込みクロックに同期して、メモリアレイ
６の、書き込みアドレスポインタ５によって示されるメ
モリセルに格納される。メモリアレイ６は、８ビットの
入出力を持ち、書き込み、読みだしのアドレスを、独立
に制御できる。書き込みアドレスポインタ５は、書き込
みクロックを計数し、順次インクリメントし、ある設定
値に達するとリセットされる。メモリアレイ６の出力
は、D/A変換器８に接続されており、その信号には、メ
モリアレイ６の中の、読みだしアドレスポインタ７によ
り指定されるメモリセルに格納されている情報が出力さ
れる。読み出しアドレスポインタ７は読みだしクロック
を計数し、順次インクリメントし、ある設定値に達する
とリセットされる。
今、書き込みアドレスポインタ５、及び読みだしアド
レスポインタ７の両方のリセットされる設定値を等しく
入力ビデオ信号の１水平走査時間に該当する値とし、メ
モリアレイ６は、それ以上のアドレスを持つものとす
る。更に、初期設定において、初期リセット回路10が、
書き込みアドレスポインタ５が動作し始めてから0.5水
平走査時間経過した後に読みだしアドレスポインタ７が
動作開始する様にすると、それぞれのアドレスポインタ
の動作は第５図に示すようになる。図において実線は、
読みだしアドレスポインタ７の値の変化を示し、破線
は、書き込みアドレスポインタ５の値の変化を示す。実
際の両アドレスポインタの値はディジタル値なので飛び
飛びの値をとるが、ここでは見やすさを考慮して連続的
に示してある。書き込みクロックを入力映像信号に応じ
て周波数が変化され、読みだしクロックを一定周波数の
クロックとすれば、これによりメモリアレイ６において
遅延時間を制御でき、入力データ信号に含まれているジ
ッタを取り除いて出力する事ができる。初期設定におい
て書き込みアドレスポインタ５が動作し始めてから0.5
水平走査時間経過した後に読みだしアドレスポインタ７
が動作開始する様にするのは、必ず、データの書き込み
が読みだしの前に行われる様にするためである。
レスポインタ７の両方のリセットされる設定値を等しく
入力ビデオ信号の１水平走査時間に該当する値とし、メ
モリアレイ６は、それ以上のアドレスを持つものとす
る。更に、初期設定において、初期リセット回路10が、
書き込みアドレスポインタ５が動作し始めてから0.5水
平走査時間経過した後に読みだしアドレスポインタ７が
動作開始する様にすると、それぞれのアドレスポインタ
の動作は第５図に示すようになる。図において実線は、
読みだしアドレスポインタ７の値の変化を示し、破線
は、書き込みアドレスポインタ５の値の変化を示す。実
際の両アドレスポインタの値はディジタル値なので飛び
飛びの値をとるが、ここでは見やすさを考慮して連続的
に示してある。書き込みクロックを入力映像信号に応じ
て周波数が変化され、読みだしクロックを一定周波数の
クロックとすれば、これによりメモリアレイ６において
遅延時間を制御でき、入力データ信号に含まれているジ
ッタを取り除いて出力する事ができる。初期設定におい
て書き込みアドレスポインタ５が動作し始めてから0.5
水平走査時間経過した後に読みだしアドレスポインタ７
が動作開始する様にするのは、必ず、データの書き込み
が読みだしの前に行われる様にするためである。
この従来例の時間軸補正回路においては±0.5水平走
査時間までのジッタ補正が可能となる。
査時間までのジッタ補正が可能となる。
発明が解決しようとする課題 しかしながら、この様な構成の時間軸補正回路では、
メモリアレイの遅延段数より多くの時間軸変動が入力さ
れた場合、メモリアレイの書き込みアドレスと、読み出
しアドレスとが逆転し、情報が書き込まれる前に、情報
が読み出され、正しい動作が行われないという欠点があ
った。
メモリアレイの遅延段数より多くの時間軸変動が入力さ
れた場合、メモリアレイの書き込みアドレスと、読み出
しアドレスとが逆転し、情報が書き込まれる前に、情報
が読み出され、正しい動作が行われないという欠点があ
った。
課題を解決するための手段 上記課題を解決するため、本発明の時間軸補正回路
は、第１のクロックに同期して、情報の書き込みアドレ
スを確定する書き込みアドレス指示回路と、第２のクロ
ックに同期して、情報の読みだしアドレスを確定する読
みだしアドレス指示回路と、入力情報を第１のクロック
に同期して入力し、書き込みアドレス指示回路によって
指示される番地に情報を格納し、第２のクロックに同期
して、読みだしアドレス指示回路によって指示される番
地に格納された情報を出力する可変遅延手段と、書き込
みアドレス指示回路出力に同期した第１の同期信号を生
成する第１の同期信号生成回路と、読みだしアドレス指
示回路出力に同期した第２の同期信号を生成する第２の
同期信号生成回路と、第１の同期信号を２分周する第１
の分周回路と、第２の同期信号を２分周する第２の分周
回路と、第１の分周回路出力と第２の分周回路出力との
排他的論理和を出力する排他的論理和回路と、排他的論
理和回路出力をラッチするラッチ回路と、ラッチ回路出
力が変化した事を検出して、書き込みアドレス指示回路
と読みだしアドレス指示回路のリセットを行う初期リセ
ット回路とを備える。
は、第１のクロックに同期して、情報の書き込みアドレ
スを確定する書き込みアドレス指示回路と、第２のクロ
ックに同期して、情報の読みだしアドレスを確定する読
みだしアドレス指示回路と、入力情報を第１のクロック
に同期して入力し、書き込みアドレス指示回路によって
指示される番地に情報を格納し、第２のクロックに同期
して、読みだしアドレス指示回路によって指示される番
地に格納された情報を出力する可変遅延手段と、書き込
みアドレス指示回路出力に同期した第１の同期信号を生
成する第１の同期信号生成回路と、読みだしアドレス指
示回路出力に同期した第２の同期信号を生成する第２の
同期信号生成回路と、第１の同期信号を２分周する第１
の分周回路と、第２の同期信号を２分周する第２の分周
回路と、第１の分周回路出力と第２の分周回路出力との
排他的論理和を出力する排他的論理和回路と、排他的論
理和回路出力をラッチするラッチ回路と、ラッチ回路出
力が変化した事を検出して、書き込みアドレス指示回路
と読みだしアドレス指示回路のリセットを行う初期リセ
ット回路とを備える。
作用 本発明では、上記した構成により、可変遅延手段の遅
延段数より多くの時間軸変動が入力された場合、第1,第
２の同期信号生成回路と第1,第２の分周回路と排他的論
理和回路とラッチ回路とによって書き込みアドレスと、
読み出しアドレスとの逆転が起きた事を即座に検出し、
書き込みアドレス指示回路動作後に読み出しアドレス指
示回路が動作開始する様に初期リセット回路がリセット
して正規の状態に戻す事ができる高性能で安価な時間軸
補正回路を提供する事が可能となる。
延段数より多くの時間軸変動が入力された場合、第1,第
２の同期信号生成回路と第1,第２の分周回路と排他的論
理和回路とラッチ回路とによって書き込みアドレスと、
読み出しアドレスとの逆転が起きた事を即座に検出し、
書き込みアドレス指示回路動作後に読み出しアドレス指
示回路が動作開始する様に初期リセット回路がリセット
して正規の状態に戻す事ができる高性能で安価な時間軸
補正回路を提供する事が可能となる。
実施例 以下、本発明の一実施例の時間軸補正回路を、図面を
参照しながら説明する。
参照しながら説明する。
第１図は、本発明の一実施例の時間軸補正回路の構成
を示すブロック図である。図において、21は書き込みク
ロック入力端子、22は映像情報入力端子、23は読み出し
クロック入力端子、24はA/D変換器、25は書き込みアド
レスポインタ、26はメモリアレイ、27は読み出しアドレ
スポインタ、28はD/A変換器、29は映像情報出力端子、3
0は書き込み同期デコーダ、31は読み出し同期デコー
ダ、32,33は２分周回路、34は排他的論理和回路、35は
ラッチ、36はレベル変化検出回路、37は初期リセット回
路である。
を示すブロック図である。図において、21は書き込みク
ロック入力端子、22は映像情報入力端子、23は読み出し
クロック入力端子、24はA/D変換器、25は書き込みアド
レスポインタ、26はメモリアレイ、27は読み出しアドレ
スポインタ、28はD/A変換器、29は映像情報出力端子、3
0は書き込み同期デコーダ、31は読み出し同期デコー
ダ、32,33は２分周回路、34は排他的論理和回路、35は
ラッチ、36はレベル変化検出回路、37は初期リセット回
路である。
以上のように構成された本発明の一実施例の映像信号
再生装置について、以下にその動作の説明をする。
再生装置について、以下にその動作の説明をする。
映像情報入力端子22に入力された時間軸変動（ジッ
タ）を持つ映像信号は、A/D変換器24で８ビットのディ
ジタル信号に変換され、書き込みクロック入力端子21に
入力される書き込みクロックに同期して、メモリアレイ
26の、書き込みアドレスポインタ25によって示されるメ
モリセルに格納される。メモリアレイ26は、８ビットの
入出力を持ち、書き込み、読みだしのアドレスを、独立
に制御できる。書き込みアドレスポインタ25は、書き込
みクロックを計数し、順次インクリメントし、ある設定
値に達するとリセットされる。メモリアレイ26の出力
は、D/A変換器28に接続されており、その信号には、メ
モリアレイ26の中の、読みだしアドレスポインタ27によ
り指定されるメモリセルに格納されている情報が出力さ
れる。読みだしアドレスポインタ27は読みだしクロック
を計数し、順次インクリメントし、ある設定値に達する
とリセットされる。
タ）を持つ映像信号は、A/D変換器24で８ビットのディ
ジタル信号に変換され、書き込みクロック入力端子21に
入力される書き込みクロックに同期して、メモリアレイ
26の、書き込みアドレスポインタ25によって示されるメ
モリセルに格納される。メモリアレイ26は、８ビットの
入出力を持ち、書き込み、読みだしのアドレスを、独立
に制御できる。書き込みアドレスポインタ25は、書き込
みクロックを計数し、順次インクリメントし、ある設定
値に達するとリセットされる。メモリアレイ26の出力
は、D/A変換器28に接続されており、その信号には、メ
モリアレイ26の中の、読みだしアドレスポインタ27によ
り指定されるメモリセルに格納されている情報が出力さ
れる。読みだしアドレスポインタ27は読みだしクロック
を計数し、順次インクリメントし、ある設定値に達する
とリセットされる。
今、書き込みアドレスポインタ25、及び読みだしアド
レスポインタ27の両方のリセットされる設定値を等しく
入力ビデオ信号の１水平走査時間に該当する値とし、メ
モリアレイ26は、それ以上のアドレスを持つものとす
る。更に、初期設定において初期リセット回路37が、書
き込みアドレスポインタ25が動作し始めてから0.5水平
走査時間経過した後に読みだしアドレスポインタ27が動
作開始する様にすると、それぞれのアドレスポインタの
動作は第２図に示すようになる。図において実線は、読
みだしアドレスポインタ27の値の変化を示し、破線は、
書き込みアドレスポインタ25の値の変化を示す。実際の
両アドレスポインタの値はディジタル値なので飛び飛び
の値をとるが、ここでは見やすさを考慮して連続的に示
してある。書き込みクロックを入力映像信号に応じて周
波数を変化させ、読みだしクロックを一定周波数のクロ
ックとすれば、これによりメモリアレイ26において遅延
時間を制御でき、入力データ信号に含まれているジッタ
を取り除いて出力する事ができる。初期設定において書
き込みアドレスポインタ25が動作し始めてから0.5水平
走査時間経過した後に読みだしアドレスポインタ７が動
作開始する様にするのは、必ず、データの書き込みが読
みだしの前に行われる様にするためである。
レスポインタ27の両方のリセットされる設定値を等しく
入力ビデオ信号の１水平走査時間に該当する値とし、メ
モリアレイ26は、それ以上のアドレスを持つものとす
る。更に、初期設定において初期リセット回路37が、書
き込みアドレスポインタ25が動作し始めてから0.5水平
走査時間経過した後に読みだしアドレスポインタ27が動
作開始する様にすると、それぞれのアドレスポインタの
動作は第２図に示すようになる。図において実線は、読
みだしアドレスポインタ27の値の変化を示し、破線は、
書き込みアドレスポインタ25の値の変化を示す。実際の
両アドレスポインタの値はディジタル値なので飛び飛び
の値をとるが、ここでは見やすさを考慮して連続的に示
してある。書き込みクロックを入力映像信号に応じて周
波数を変化させ、読みだしクロックを一定周波数のクロ
ックとすれば、これによりメモリアレイ26において遅延
時間を制御でき、入力データ信号に含まれているジッタ
を取り除いて出力する事ができる。初期設定において書
き込みアドレスポインタ25が動作し始めてから0.5水平
走査時間経過した後に読みだしアドレスポインタ７が動
作開始する様にするのは、必ず、データの書き込みが読
みだしの前に行われる様にするためである。
本実施例の時間軸補正回路においては±0.5水平走査
時間までのジッタ補正が可能となる。
時間までのジッタ補正が可能となる。
次に第３図を用いて、本発明の一実施例における時間
軸補正回路の、メモリアレイの書き込みアドレスと、読
みだしアドレスの逆転検出について説明する。
軸補正回路の、メモリアレイの書き込みアドレスと、読
みだしアドレスの逆転検出について説明する。
書き込み同期デコーダ30は、書き込みアドレスポイン
タ25の出力をデコードし、入力映像信号の水平同期信号
と同じ周期の同期信号（WH）を生成する。読み出し同期
デコーダ31は、読みだしアドレスポインタ27の出力をデ
コードし、出力映像信号の水平同期信号と同じ周期の同
期信号（RH）を生成する。WH,RHはそれぞれ32,33の２分
周回路で分周され、W2H,R2Hの交番信号となる。この２
つの信号が、排他的論理和回路34に入力されるので排他
的論理和回路34の出力は、第３図に示す様に、W2Hの立
ち下がりエッジを基準にして、０゜〜90゜と180゜〜270
゜がHiになり、それ以外はLoになる。実際には、入力信
号のジッタのために、W2Hの立ち下がりエッジを基準に
考えて排他的論理和回路34出力の立ち下がりは、90゜と
270゜を中心に入力信号のジッタでゆれている。
タ25の出力をデコードし、入力映像信号の水平同期信号
と同じ周期の同期信号（WH）を生成する。読み出し同期
デコーダ31は、読みだしアドレスポインタ27の出力をデ
コードし、出力映像信号の水平同期信号と同じ周期の同
期信号（RH）を生成する。WH,RHはそれぞれ32,33の２分
周回路で分周され、W2H,R2Hの交番信号となる。この２
つの信号が、排他的論理和回路34に入力されるので排他
的論理和回路34の出力は、第３図に示す様に、W2Hの立
ち下がりエッジを基準にして、０゜〜90゜と180゜〜270
゜がHiになり、それ以外はLoになる。実際には、入力信
号のジッタのために、W2Hの立ち下がりエッジを基準に
考えて排他的論理和回路34出力の立ち下がりは、90゜と
270゜を中心に入力信号のジッタでゆれている。
今、排他的論理和回路34の出力をW2Hの位相で０゜直
後と、180゜直後とでラッチするようにラッチ35が動作
すると、その出力は第３図に示すように、常にHiにな
る。
後と、180゜直後とでラッチするようにラッチ35が動作
すると、その出力は第３図に示すように、常にHiにな
る。
次に、外乱などによって、RHの位相が、WHに対して0.
5水平走査時間以上ずれたとすると、排他的論理和回路3
4の出力は、０゜と180゜とでLoになる。従って、このと
きのラッチ35の出力は、Loになる。よって、このラッチ
35の出力がHiからLoになることをレベル変化検出回路36
で検出し、初期リセット回路37が初期時と同様に書き込
みアドレスポインタ25が動作し始めてから0.5水平走査
時間経過した後に読みだしアドレスポインタ27が動作開
始する様にリセットすれば、書き込みアドレスと読み出
しアドレスの逆転が起きた事を即座に検出し、正規の状
態に戻す事ができる。
5水平走査時間以上ずれたとすると、排他的論理和回路3
4の出力は、０゜と180゜とでLoになる。従って、このと
きのラッチ35の出力は、Loになる。よって、このラッチ
35の出力がHiからLoになることをレベル変化検出回路36
で検出し、初期リセット回路37が初期時と同様に書き込
みアドレスポインタ25が動作し始めてから0.5水平走査
時間経過した後に読みだしアドレスポインタ27が動作開
始する様にリセットすれば、書き込みアドレスと読み出
しアドレスの逆転が起きた事を即座に検出し、正規の状
態に戻す事ができる。
以上の様に、本発明の一実施例の時間軸補正回路で
は、書き込みクロック入力端子と、映像情報入力端子
と、読み出しクロック入力端子と、A/D変換器と、書き
込みアドレスポインタと、メモリアレイと、読み出しア
ドレスポインタと、D/A変換器と、映像情報出力端子
と、書き込み同期デコーダと、読み出し同期デコーダ
と、２つの２分周回路と、排他的論理和回路と、ラッチ
と、レベル変化検出回路と、初期リセット回路とを備え
る事により、メモリアレイの遅延段数より多くの時間軸
変動が入力された場合、メモリアレイの書き込みアドレ
スと、読み出しアドレスとが逆転が起きた事を即座に検
出し、正規の状態に戻す事ができる時間軸補正回路を提
供する事が可能となる。
は、書き込みクロック入力端子と、映像情報入力端子
と、読み出しクロック入力端子と、A/D変換器と、書き
込みアドレスポインタと、メモリアレイと、読み出しア
ドレスポインタと、D/A変換器と、映像情報出力端子
と、書き込み同期デコーダと、読み出し同期デコーダ
と、２つの２分周回路と、排他的論理和回路と、ラッチ
と、レベル変化検出回路と、初期リセット回路とを備え
る事により、メモリアレイの遅延段数より多くの時間軸
変動が入力された場合、メモリアレイの書き込みアドレ
スと、読み出しアドレスとが逆転が起きた事を即座に検
出し、正規の状態に戻す事ができる時間軸補正回路を提
供する事が可能となる。
発明の効果 以上のように、本発明によると、第１のクロックに同
期して、情報の書き込みアドレスを確定する書き込みア
ドレス指示回路と、第２のクロックに同期して、情報の
読みだしアドレスを確定する読みだしアドレス指示回路
と、入力情報を第１のクロックに同期して入力し、書き
込みアドレス指示回路によって指示される番地に情報を
格納し、第２のクロックに同期して、読みだしアドレス
指示回路によって指示される番地に格納された情報を出
力する可変遅延手段と、書き込みアドレス指示回路出力
に同期した第１の同期信号を生成する第１の同期信号生
成回路と、読みだしアドレス指示回路出力に同期した第
２の同期信号を生成する第２の同期信号生成回路と、第
１の同期信号を２分周する第１の分周回路と、第２の同
期信号を２分周する第２の分周回路と、第１の分周回路
出力と第２の分周回路出力との排他的論理和を出力する
排他的論理和回路と、排他的論理和回路出力をラッチす
るラッチ回路と、ラッチ回路出力が変化した事を検出し
て、書き込みアドレス指示回路と読みだしアドレス指示
回路のリセットを行う初期リセット回路とを備える事に
より、可変遅延手段の遅延段数より多くの時間軸変動が
入力された場合に、書き込みアドレスと、読み出しアド
レスとが逆転が起きた事を即座に検出し、正規の状態に
戻すことができる高性能で安価な時間軸補正回路を提供
する事が可能となる。
期して、情報の書き込みアドレスを確定する書き込みア
ドレス指示回路と、第２のクロックに同期して、情報の
読みだしアドレスを確定する読みだしアドレス指示回路
と、入力情報を第１のクロックに同期して入力し、書き
込みアドレス指示回路によって指示される番地に情報を
格納し、第２のクロックに同期して、読みだしアドレス
指示回路によって指示される番地に格納された情報を出
力する可変遅延手段と、書き込みアドレス指示回路出力
に同期した第１の同期信号を生成する第１の同期信号生
成回路と、読みだしアドレス指示回路出力に同期した第
２の同期信号を生成する第２の同期信号生成回路と、第
１の同期信号を２分周する第１の分周回路と、第２の同
期信号を２分周する第２の分周回路と、第１の分周回路
出力と第２の分周回路出力との排他的論理和を出力する
排他的論理和回路と、排他的論理和回路出力をラッチす
るラッチ回路と、ラッチ回路出力が変化した事を検出し
て、書き込みアドレス指示回路と読みだしアドレス指示
回路のリセットを行う初期リセット回路とを備える事に
より、可変遅延手段の遅延段数より多くの時間軸変動が
入力された場合に、書き込みアドレスと、読み出しアド
レスとが逆転が起きた事を即座に検出し、正規の状態に
戻すことができる高性能で安価な時間軸補正回路を提供
する事が可能となる。
第１図は本発明の一実施例の時間軸補正回路を示すブロ
ック図、第２図は本発明の一実施例の時間軸補正回路の
書き込みアドレスポインタと読みだしアドレスポインタ
の動作を示す線図、第３図は本発明の一実施例における
時間軸補正回路のメモリアレイの書き込みアドレスと読
み出しアドレスの逆転検出についての説明のための線図
である。第４図は従来例の時間軸補正回路の構成を示す
ブロック図、第５図は従来例の時間軸補正回路の書き込
みアドレスポインタと読みだしアドレスポインタの動作
を示す線図である。 21……書き込みクロック入力端子、22……映像情報入力
端子、23……読み出しクロック入力端子、24……A/D変
換器、25……書き込みアドレスポインタ、26……メモリ
アレイ、27……読み出しアドレスポインタ、28……D/A
変換器、29……映像情報出力端子、30……書き込み同期
デコーダ、31……読み出し同期デコーダ、32……２分周
回路、33……２分周回路、34……排他的論理和回路、35
……ラッチ、36……レベル変化検出回路、37……初期リ
セット回路。
ック図、第２図は本発明の一実施例の時間軸補正回路の
書き込みアドレスポインタと読みだしアドレスポインタ
の動作を示す線図、第３図は本発明の一実施例における
時間軸補正回路のメモリアレイの書き込みアドレスと読
み出しアドレスの逆転検出についての説明のための線図
である。第４図は従来例の時間軸補正回路の構成を示す
ブロック図、第５図は従来例の時間軸補正回路の書き込
みアドレスポインタと読みだしアドレスポインタの動作
を示す線図である。 21……書き込みクロック入力端子、22……映像情報入力
端子、23……読み出しクロック入力端子、24……A/D変
換器、25……書き込みアドレスポインタ、26……メモリ
アレイ、27……読み出しアドレスポインタ、28……D/A
変換器、29……映像情報出力端子、30……書き込み同期
デコーダ、31……読み出し同期デコーダ、32……２分周
回路、33……２分周回路、34……排他的論理和回路、35
……ラッチ、36……レベル変化検出回路、37……初期リ
セット回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−306788（ＪＰ，Ａ) 特開 昭63−280586（ＪＰ，Ａ) 特開 昭64−5274（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/956
Claims (1)
- 【請求項１】第１のクロックに同期して、情報の書き込
みアドレスを確定する書き込みアドレス指示回路と、 第２のクロックに同期して、情報の読み出しアドレスを
確定する読みだしアドレス指示回路と、 入力情報を前記第１のクロックに同期して入力し、前記
書き込みアドレス指示回路によって指示される番地に情
報を格納し、前記第２のクロックに同期して、前記読み
だしアドレス指示回路によって指示される番地に格納さ
れた情報を出力する可変遅延手段と、 前記書き込みアドレス指示回路出力に同期した第１の同
期信号を生成する第１の同期信号生成回路と、 前記読みだしアドレス指示回路出力に同期した第２の同
期信号を生成する第２の同期信号生成回路と、 前記第１の同期信号を２分周する第１の分周回路と、 前記第２の同期信号を２分周する第２の分周回路と、 前記第１の分周回路出力と前記第２の分周回路出力との
排他的論理和を出力する排他的論理和回路と、 前記排他的論理和回路出力をラッチするラッチ回路と、 前記ラッチ回路出力が変化した事を検出して、前記書き
込みアドレス指示回路と前記読みだしアドレス指示回路
のリセットを行う初期リセット回路とを備えた事を特徴
とする時間軸補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283620A JP3049716B2 (ja) | 1989-10-31 | 1989-10-31 | 時間軸補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283620A JP3049716B2 (ja) | 1989-10-31 | 1989-10-31 | 時間軸補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145292A JPH03145292A (ja) | 1991-06-20 |
| JP3049716B2 true JP3049716B2 (ja) | 2000-06-05 |
Family
ID=17667870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283620A Expired - Fee Related JP3049716B2 (ja) | 1989-10-31 | 1989-10-31 | 時間軸補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049716B2 (ja) |
-
1989
- 1989-10-31 JP JP1283620A patent/JP3049716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03145292A (ja) | 1991-06-20 |
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