JP2004235715A - 映像信号切替装置 - Google Patents
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Abstract
【課題】表示デバイス上で映像信号を表示する基準となる垂直同期信号が乱された場合に、新たに生成した垂直同期信号と切り替える瞬間に、表示している映像信号を乱してしまうという課題があった。
【解決手段】メモリ回路に格納されたデジタル映像信号を基準クロックに同期して読み出すためのメモリーリード信号の基準となる読み出し垂直同期信号について、垂直同期信号が正常である場合には入力された垂直同期信号を用い、一方、垂直同期信号が異常であり、なおかつ垂直同期信号と内部で生成した内部垂直同期信号との位相差がある位相範囲に入った場合に、内部垂直同期信号を用いる。
【選択図】 図１
【解決手段】メモリ回路に格納されたデジタル映像信号を基準クロックに同期して読み出すためのメモリーリード信号の基準となる読み出し垂直同期信号について、垂直同期信号が正常である場合には入力された垂直同期信号を用い、一方、垂直同期信号が異常であり、なおかつ垂直同期信号と内部で生成した内部垂直同期信号との位相差がある位相範囲に入った場合に、内部垂直同期信号を用いる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、垂直同期信号が異常と判断された場合に、メモリ回路に書き込む映像信号をいったん静止させることにより映像信号の乱れを出力せず、かつ垂直同期信号をなめらかに切り替えることが可能な映像信号切替装置に関するものである。
【０００２】
【従来の技術】
近年、様々な映像信号処理用デバイスが開発されることにより、表示デバイスの用途毎に映像信号処理用デバイスを組み合わせて映像表示システムを構築することが多くなってきた。その場合、入力されたアナログ映像信号をＡ／Ｄ変換することによりデジタル映像信号に変換し、ＩＰ変換回路や多画面合成回路、画質補正回路等、用途毎に最適な映像信号処理用デバイスを組み合わせて使用する。
【０００３】
しかし、映像信号処理デバイスの中には、ＶＴＲ等の早送り信号や巻戻し信号が入力された場合に、垂直同期信号の周波数が規格されている映像信号フォーマットから大きくずれて入力されると誤動作を起こして入力された映像信号データを損なってしまうデバイスも存在する。特にＶＴＲの早送り信号や巻戻し信号を通常の再生信号時と切り替える瞬間の過渡期においては垂直同期信号の周波数が急激に変化するため、入力された映像信号データを損なってしまう可能性がある。
【０００４】
また、映像信号処理デバイスの中には、フレームレートコンバーターといった垂直同期信号を作り直して、１秒間に表示するフレーム数を変換するデバイスもある。上記デバイスにおいて、ＶＴＲの早送り信号や巻戻し信号と通常の再生信号を切り替える瞬間の過渡期においては、誤った垂直同期信号を生成してしまい、そのまま出力された垂直同期信号により映像信号を表示デバイス上で表示させると、著しく画面が乱れるという問題があった。
【０００５】
そこで、入力されるデジタル映像信号をいったんメモリ回路に格納し、入力された垂直同期信号を垂直周波数検出回路にてその周波数範囲がある制限値からはずれている場合に垂直同期信号異常と検出し、メモリ回路への映像信号の書き込みをとめて、新しく作り直した垂直同期信号によりメモリ回路に格納されている正常な映像信号を読み出すことにより、表示デバイス上で表示するための映像信号および垂直同期信号の乱れをなくしていた（例えば特許文献１参照）。
【０００６】
【特許文献１】
特開２００１−２６８５２５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら上記のような構成では、次のような課題を有している。すなわち、表示デバイス上で映像信号を表示するための基準となる垂直同期信号が、ＶＴＲ等の早送りおよび巻戻し時の過渡変化もしくは他の映像信号処理デバイスにより乱された場合に、新たに生成した垂直同期信号と切り替えられる瞬間に、映像信号表示デバイス上で、表示している映像信号を乱してしまうという問題があった。また、入力された垂直同期信号と新たに生成した垂直同期信号の周波数が近くなった場合には、垂直同期信号がなかなか切り替わらないという問題があった。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の映像信号切替装置は、デジタル映像信号と、前記デジタル映像信号に同期した水平同期信号および垂直同期信号と、前記デジタル映像信号のサンプリングを行なっているクロック信号とが入力される映像信号処理回路において、前記水平同期信号および前記垂直同期信号と前記クロック信号により、前記デジタル映像信号をメモリ回路に書き込むためのメモリライト信号を生成するメモリライト制御回路と、前記デジタル映像信号を格納するためのメモリ回路と、前記垂直同期信号の周波数を検出して正常ないし異常である旨を示す制御信号を出力する垂直周波数検出回路と、基準クロックを生成するための基準クロック生成回路と、前記メモリ回路に格納されたデジタル映像信号を前記基準クロックに同期して読み出すためのメモリーリード信号を生成するメモリリード制御回路と、前記メモリリード信号の基準となる読み出し垂直同期信号を前記メモリーリード制御回路に出力する垂直同期制御回路を具備し、前記垂直同期制御回路は内部垂直同期信号の生成回路並びに前記内部垂直同期信号と前記垂直同期信号との位相差を検出する位相検出回路を少なくとも有し、前記垂直周波数検出回路から前記垂直同期信号が正常である旨の制御信号が入力された場合には入力された前記垂直同期信号を読み出し垂直同期信号として前記メモリーリード制御回路に出力し、一方、前記垂直周波数検出回路から前記垂直同期信号が異常である旨の制御信号が入力された場合であり、なおかつ前記位相検出回路の位相差がある位相範囲に入った場合に、前記内部垂直同期信号を読み出し垂直同期信号として前記メモリーリード制御回路に出力する様に構成する。
【０００９】
この構成によって、前記垂直同期信号が異常と判断された場合に前記デジタル映像信号が異常であった場合においても、前記メモリ回路に書き込むための前記メモリライト信号を制御することおよび前記読出し垂直同期信号をなめらかに切り替えることができ、表示デバイス上で表示する映像信号に乱れのない読出し同期信号の切り替えを実現することを特徴とする。また、前記垂直同期信号と前記内部垂直同期信号の周波数が限りなく近い場合には、前記内部垂直同期信号の周波数をずらすことにより、前記垂直同期信号と前記内部垂直同期信号の位相差を素早くなくすための垂直同期制御回路とを具備しており、前記垂直同期信号と前記内部垂直同期信号の周波数が限りなく近い場合でも、前記メモリ回路に格納された映像信号を読み出すための前記メモリリード信号の基準となる前記読出し垂直同期信号の切り替えを瞬時に行うことが出来る。
【００１０】
これによって、入力された映像信号および垂直同期信号が異常と判断された場合においても、表示デバイス上における映像信号を乱すことなく瞬時の切り替えを実現できる。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１２】
（実施の形態１）
図１は、本発明の第１の実施の形態による映像信号切替装置のブロック構成図である。図２は、本実施の形態におけるメモリライト制御回路のタイミングチャートである。
【００１３】
図１において、デジタル映像信号入力１ａはメモリ回路１０２に格納される。デジタル映像信号入力１ａに同期した水平同期信号入力１ｂおよび垂直同期信号入力１ｃと、デジタル映像信号入力のサンプリングを行なっているクロック信号入力１ｄはメモリライト制御回路１００に入力され、デジタル映像信号入力１ａをメモリ回路１０２に格納するための制御信号を生成する。メモリ回路１０２とはＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）やＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）といったデジタル映像信号を１フィールド期間以上格納することのできるメモリ回路のことである。本発明では、メモリ回路１０２をＦＩＦＯの場合であったとして説明を行なうが、本発明はこれに限ったものではない。
【００１４】
メモリライト制御回路１００からのメモリライト信号１ｆは、デジタル映像信号入力１ａに同期したクロックであるクロック信号入力１ｄを単位として、デジタル映像信号入力１ａの有効表示期間のみメモリ回路１０２にデジタル映像信号を格納するために、水平同期信号入力１ｂを基準に水平有効映像領域においては水平イネーブル信号２ａを生成し、垂直同期信号入力１ｃを基準に垂直有効映像領域においては垂直イネーブル信号２ｂを生成して、水平イネーブル信号２ａと垂直イネーブル信号２ｂのうち両方が有効である期間をイネーブル信号２ｃとする。また１フィールド単位でメモリ回路１０２のアドレスカウンタをリセットするためのリセット信号２ｄを生成し、前記イネーブル信号２ｃおよび前記リセット信号２ｄとクロック信号入力１ｄをもってメモリライト信号１ｆとする。
【００１５】
一方、垂直周波数検出回路１０１では、入力された垂直同期信号入力１ｃの周波数を検出する。検出された垂直周波数がある周波数の範囲内に収まっていれば垂直同期信号入力１ｃは正常と検出し、一方ある周波数の範囲外であれば垂直同期信号入力１ｃは異常と検出する。この正常もしくは異常という情報を垂直周波数検出回路１０１からの検出信号１ｅとして、メモリライト制御回路１００ならびに垂直同期制御回路１０４に入力する。ここでのある周波数の範囲とは、映像信号処理用デバイスの組み合わせにより異なるため、ユーザーにより決定できるようになっている。
【００１６】
メモリライト制御回路１００では、垂直周波数検出回路１０１からの検出信号１ｅが入力され、検出信号１ｅが正常の場合は前記イネーブル信号２ｃを出力して、デジタル映像信号入力１ａをメモリ回路１０２に格納し、検出信号１ｅが異常の場合は前記イネーブル信号２ｃをＬｏｗにすることによりデジタル映像信号入力１ａをメモリ回路１０２に格納しないような制御を行なう。上記制御により、乱れた映像が入力された場合においても、メモリ回路１０２からの出力に反映されることはなく、表示デバイス上に表示される映像が乱されることはない。
【００１７】
また、基準クロック生成回路１０３では、安定した読出しクロック信号１ｇが生成され、メモリリード制御回路１０５および垂直同期制御回路１０４に送られる。
【００１８】
ここで、垂直同期制御回路１０４について、図３のブロック構成図をもちいて説明する。
【００１９】
垂直同期制御回路１０４では、垂直周波数検出回路１０１からの検出信号１ｅと基準クロック生成回路１０３からの読出しクロック信号１ｇが入力される。入力された検出信号１ｅが正常の場合は、読出しクロック信号１ｇを分周回路３００により分周して生成した読出し水平同期信号１ｈと、入力された垂直同期信号１ｃをロードホールド回路３０１に入力し、読出し水平同期信号１ｈをロードホールド信号としてロードホールドされた信号を読出し垂直同期信号１ｉとして、メモリリード制御回路１０５に送られる。一方、入力された検出信号１ｅが異常の場合は、読出し水平同期信号１ｈを更に分周して生成した内部垂直同期信号３ａを読出し垂直同期信号１ｉとして、読出し水平同期信号１ｈとあわせてメモリリード制御回路１０５に送られる。
【００２０】
ただし、内部垂直同期信号３ａと垂直同期信号入力１ｃは基本的に周波数が異なるため、垂直同期信号の位相は同じとは限らない。垂直同期信号の位相が異なった状態で内部垂直同期信号３ａと垂直同期信号入力１ｃを切り替えると、読出し垂直同期信号を基準にメモリ回路１０２から読み出された映像信号は、切り替わった読出し垂直同期信号１ｉの位相に左右されてリードアドレスカウンタがリセットされるため、最後のラインまで読み出されない状態で次のフィールドの映像信号を読み出すことになってしまう。したがって、位相比較回路３０３により垂直同期信号入力１ｃと内部垂直同期信号３ａの位相を検出し、予め設定された位相範囲に入った場合に、切替可能信号３ｂをＨｉｇｈにして検出信号１ｅとをアンド回路３０４によりアンドをとり、切替信号３ｃにより読出し垂直同期信号１ｉを切替回路３０５により切り替える。前記ある位相範囲とは、例えば垂直ブランキング期間を指す。
【００２１】
メモリリード制御回路１０５では、読出し水平同期信号１ｈと読出し垂直同期信号１ｉと読出しクロック信号１ｇにより、書き込まれた有効映像領域にあったイネーブル信号とリセット信号が生成され、メモリリード信号１ｊとなってメモリ回路１０２に格納されている映像信号を読み出し、デジタル映像信号出力１ｋとして表示デバイス等に送られ表示される。
【００２２】
（実施の形態２）
図４は、本発明の第２の実施の形態による映像信号切替装置における垂直同期制御回路のブロック構成図である。
【００２３】
図４において、実施の形態２記載の映像信号切替装置における垂直同期制御回路４０４は、請求項１記載の垂直同期制御回路１０４に相当し、新たに位相誤差検出回路４００と、新規分周回路４０１が追加構成される。位相誤差検出回路４００では、垂直同期信号入力１ｃと内部垂直同期信号入力３ａの垂直周波数を検出し、検出された垂直周波数の差分が予め設定された周波数範囲内にある（差分が小さい）場合には、垂直同期信号入力１ｃと内部垂直同期信号入力４ｂとの位相のずれおよび方向を検出し、位相誤差信号４ａとして新規分周回路４０１に入力する。前記位相のずれおよび方向とは、例えば読出し水平同期信号を基準に垂直同期信号入力１ｃの立ち上がりエッジから次の内部垂直同期信号４ｂの立ち上がりエッジまでのライン数をカウントし、同様に内部垂直同期信号４ｂの立ち上がりエッジから次の垂直同期信号入力１ｃの立ち上がりエッジまでのライン数をカウントすることにより、カウントされたライン数の小さい方の値とどちらを基準にカウントし始めたのかという２種類の検出結果として出力される。
【００２４】
そして、新規分周回路４０１では、入力された位相誤差信号４ａに基づき内部垂直同期信号４ｂを生成するための分周カウンタのデコード値（分周比）を制御することにより、内部垂直同期信号４ｂの垂直周波数を変動させる。上記カウンタは入力される読出し水平同期信号１ｈをカウントするためのカウンタであり、通常は出力するデジタル映像信号１ｋが１フィールド期間に必要とするライン数をデコード値としている。垂直周波数の変動の大きさは、位相誤差検出回路４００により検出された位相のずれに基づき制御される。同様に垂直周波数の変動の方向（周波数の高い低い）は、位相誤差検出回路４００により検出された位相のずれの方向に基づき制御される。
【００２５】
このように内部垂直同期信号４ｂの周波数を垂直同期信号入力１ｃからずらすことにより、上記２つの垂直同期信号の位相が合うまでの時間を短くすることが可能となる。
【００２６】
本発明の第１の実施の形態では、垂直同期信号入力１ｃが異常と検出された場合は素早く内部垂直同期信号３ａに切り替えなければ、メモリ回路１０２に格納された映像信号を正確に読み出すことができず、表示デバイス上における映像信号が乱れてしまう。同様に、垂直同期信号入力１ｃが異常から正常と検出された場合も素早く垂直同期信号入力１ｃに切り替えなければ、メモリ回路１０２に格納された映像信号を正確に読み出すことができず、表示デバイス上における映像信号が乱れてしまう。すなわち、垂直同期信号入力１ｃと内部垂直同期信号３ａの周波数が近く位相関係が大きくずれている場合、実施の形態１記載の垂直同期制御回路１０４における位相比較回路３０３の切替可能信号３ｂがＨｉｇｈとなるまでの時間が長くなる。もしくは、垂直同期信号入力１ｃと内部垂直同期信号３ａの周波数が同じ場合は位相関係がまったく変化せず、いつまでたっても切替可能信号３ｂがＨｉｇｈとならない可能性がある。
【００２７】
したがって、本発明の実施の形態２記載の映像信号切替装置によると、垂直同期信号入力１ｃと内部垂直同期信号３ａの周波数が近いまたは同じで位相関係が大きくずれている場合においても、素早く読出し垂直同期信号１ｉを切り替えることができ、メモリ回路１０２から読み出される映像信号を乱すことはない。
【００２８】
【発明の効果】
以上のように、本発明の映像信号切替装置によれば、入力された映像信号および垂直同期信号が異常と判断された場合においても、表示デバイス上における映像信号を乱すことなく瞬時の切り替えを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の映像信号切替装置のブロック構成図
【図２】本発明の第１の実施例のメモリライト制御回路のタイミングチャート
【図３】本発明の第１の実施例の垂直同期制御回路のブロック構成図
【図４】本発明の第２の実施例の垂直同期制御回路のブロック構成図
【符号の説明】
１００ メモリライト制御回路
１０１ 垂直周波数検出回路
１０２ メモリ回路
１０３ 基準クロック生成回路
１０４、４０４ 垂直同期制御回路
１０５ メモリリード制御回路
１ａ デジタル映像信号入力
１ｂ 水平同期信号入力
１ｃ 垂直同期信号入力
１ｄ クロック信号入力
１ｅ 検出信号
１ｆ メモリライト信号
１ｇ 読出しクロック信号
１ｈ 読出し水平同期信号
１ｉ 読出し垂直同期信号
１ｊ メモリリード信号
１ｋ デジタル映像信号出力
２ａ 水平イネーブル信号
２ｂ 垂直イネーブル信号
２ｃ イネーブル信号
２ｄ リセット信号
３００ 分周回路
３０１ ロードホールド回路
３０２ 分周回路
３０３ 位相比較回路
３０４ アンド回路
３０５ 切替回路
３ａ 内部垂直同期信号
３ｂ 切替可能信号
３ｃ 切替信号
４００ 位相誤差検出回路
４０１ 新規分周回路
４ａ 位相誤差信号
４ｂ 内部垂直同期信号
【発明の属する技術分野】
本発明は、垂直同期信号が異常と判断された場合に、メモリ回路に書き込む映像信号をいったん静止させることにより映像信号の乱れを出力せず、かつ垂直同期信号をなめらかに切り替えることが可能な映像信号切替装置に関するものである。
【０００２】
【従来の技術】
近年、様々な映像信号処理用デバイスが開発されることにより、表示デバイスの用途毎に映像信号処理用デバイスを組み合わせて映像表示システムを構築することが多くなってきた。その場合、入力されたアナログ映像信号をＡ／Ｄ変換することによりデジタル映像信号に変換し、ＩＰ変換回路や多画面合成回路、画質補正回路等、用途毎に最適な映像信号処理用デバイスを組み合わせて使用する。
【０００３】
しかし、映像信号処理デバイスの中には、ＶＴＲ等の早送り信号や巻戻し信号が入力された場合に、垂直同期信号の周波数が規格されている映像信号フォーマットから大きくずれて入力されると誤動作を起こして入力された映像信号データを損なってしまうデバイスも存在する。特にＶＴＲの早送り信号や巻戻し信号を通常の再生信号時と切り替える瞬間の過渡期においては垂直同期信号の周波数が急激に変化するため、入力された映像信号データを損なってしまう可能性がある。
【０００４】
また、映像信号処理デバイスの中には、フレームレートコンバーターといった垂直同期信号を作り直して、１秒間に表示するフレーム数を変換するデバイスもある。上記デバイスにおいて、ＶＴＲの早送り信号や巻戻し信号と通常の再生信号を切り替える瞬間の過渡期においては、誤った垂直同期信号を生成してしまい、そのまま出力された垂直同期信号により映像信号を表示デバイス上で表示させると、著しく画面が乱れるという問題があった。
【０００５】
そこで、入力されるデジタル映像信号をいったんメモリ回路に格納し、入力された垂直同期信号を垂直周波数検出回路にてその周波数範囲がある制限値からはずれている場合に垂直同期信号異常と検出し、メモリ回路への映像信号の書き込みをとめて、新しく作り直した垂直同期信号によりメモリ回路に格納されている正常な映像信号を読み出すことにより、表示デバイス上で表示するための映像信号および垂直同期信号の乱れをなくしていた（例えば特許文献１参照）。
【０００６】
【特許文献１】
特開２００１−２６８５２５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら上記のような構成では、次のような課題を有している。すなわち、表示デバイス上で映像信号を表示するための基準となる垂直同期信号が、ＶＴＲ等の早送りおよび巻戻し時の過渡変化もしくは他の映像信号処理デバイスにより乱された場合に、新たに生成した垂直同期信号と切り替えられる瞬間に、映像信号表示デバイス上で、表示している映像信号を乱してしまうという問題があった。また、入力された垂直同期信号と新たに生成した垂直同期信号の周波数が近くなった場合には、垂直同期信号がなかなか切り替わらないという問題があった。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の映像信号切替装置は、デジタル映像信号と、前記デジタル映像信号に同期した水平同期信号および垂直同期信号と、前記デジタル映像信号のサンプリングを行なっているクロック信号とが入力される映像信号処理回路において、前記水平同期信号および前記垂直同期信号と前記クロック信号により、前記デジタル映像信号をメモリ回路に書き込むためのメモリライト信号を生成するメモリライト制御回路と、前記デジタル映像信号を格納するためのメモリ回路と、前記垂直同期信号の周波数を検出して正常ないし異常である旨を示す制御信号を出力する垂直周波数検出回路と、基準クロックを生成するための基準クロック生成回路と、前記メモリ回路に格納されたデジタル映像信号を前記基準クロックに同期して読み出すためのメモリーリード信号を生成するメモリリード制御回路と、前記メモリリード信号の基準となる読み出し垂直同期信号を前記メモリーリード制御回路に出力する垂直同期制御回路を具備し、前記垂直同期制御回路は内部垂直同期信号の生成回路並びに前記内部垂直同期信号と前記垂直同期信号との位相差を検出する位相検出回路を少なくとも有し、前記垂直周波数検出回路から前記垂直同期信号が正常である旨の制御信号が入力された場合には入力された前記垂直同期信号を読み出し垂直同期信号として前記メモリーリード制御回路に出力し、一方、前記垂直周波数検出回路から前記垂直同期信号が異常である旨の制御信号が入力された場合であり、なおかつ前記位相検出回路の位相差がある位相範囲に入った場合に、前記内部垂直同期信号を読み出し垂直同期信号として前記メモリーリード制御回路に出力する様に構成する。
【０００９】
この構成によって、前記垂直同期信号が異常と判断された場合に前記デジタル映像信号が異常であった場合においても、前記メモリ回路に書き込むための前記メモリライト信号を制御することおよび前記読出し垂直同期信号をなめらかに切り替えることができ、表示デバイス上で表示する映像信号に乱れのない読出し同期信号の切り替えを実現することを特徴とする。また、前記垂直同期信号と前記内部垂直同期信号の周波数が限りなく近い場合には、前記内部垂直同期信号の周波数をずらすことにより、前記垂直同期信号と前記内部垂直同期信号の位相差を素早くなくすための垂直同期制御回路とを具備しており、前記垂直同期信号と前記内部垂直同期信号の周波数が限りなく近い場合でも、前記メモリ回路に格納された映像信号を読み出すための前記メモリリード信号の基準となる前記読出し垂直同期信号の切り替えを瞬時に行うことが出来る。
【００１０】
これによって、入力された映像信号および垂直同期信号が異常と判断された場合においても、表示デバイス上における映像信号を乱すことなく瞬時の切り替えを実現できる。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１２】
（実施の形態１）
図１は、本発明の第１の実施の形態による映像信号切替装置のブロック構成図である。図２は、本実施の形態におけるメモリライト制御回路のタイミングチャートである。
【００１３】
図１において、デジタル映像信号入力１ａはメモリ回路１０２に格納される。デジタル映像信号入力１ａに同期した水平同期信号入力１ｂおよび垂直同期信号入力１ｃと、デジタル映像信号入力のサンプリングを行なっているクロック信号入力１ｄはメモリライト制御回路１００に入力され、デジタル映像信号入力１ａをメモリ回路１０２に格納するための制御信号を生成する。メモリ回路１０２とはＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）やＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）といったデジタル映像信号を１フィールド期間以上格納することのできるメモリ回路のことである。本発明では、メモリ回路１０２をＦＩＦＯの場合であったとして説明を行なうが、本発明はこれに限ったものではない。
【００１４】
メモリライト制御回路１００からのメモリライト信号１ｆは、デジタル映像信号入力１ａに同期したクロックであるクロック信号入力１ｄを単位として、デジタル映像信号入力１ａの有効表示期間のみメモリ回路１０２にデジタル映像信号を格納するために、水平同期信号入力１ｂを基準に水平有効映像領域においては水平イネーブル信号２ａを生成し、垂直同期信号入力１ｃを基準に垂直有効映像領域においては垂直イネーブル信号２ｂを生成して、水平イネーブル信号２ａと垂直イネーブル信号２ｂのうち両方が有効である期間をイネーブル信号２ｃとする。また１フィールド単位でメモリ回路１０２のアドレスカウンタをリセットするためのリセット信号２ｄを生成し、前記イネーブル信号２ｃおよび前記リセット信号２ｄとクロック信号入力１ｄをもってメモリライト信号１ｆとする。
【００１５】
一方、垂直周波数検出回路１０１では、入力された垂直同期信号入力１ｃの周波数を検出する。検出された垂直周波数がある周波数の範囲内に収まっていれば垂直同期信号入力１ｃは正常と検出し、一方ある周波数の範囲外であれば垂直同期信号入力１ｃは異常と検出する。この正常もしくは異常という情報を垂直周波数検出回路１０１からの検出信号１ｅとして、メモリライト制御回路１００ならびに垂直同期制御回路１０４に入力する。ここでのある周波数の範囲とは、映像信号処理用デバイスの組み合わせにより異なるため、ユーザーにより決定できるようになっている。
【００１６】
メモリライト制御回路１００では、垂直周波数検出回路１０１からの検出信号１ｅが入力され、検出信号１ｅが正常の場合は前記イネーブル信号２ｃを出力して、デジタル映像信号入力１ａをメモリ回路１０２に格納し、検出信号１ｅが異常の場合は前記イネーブル信号２ｃをＬｏｗにすることによりデジタル映像信号入力１ａをメモリ回路１０２に格納しないような制御を行なう。上記制御により、乱れた映像が入力された場合においても、メモリ回路１０２からの出力に反映されることはなく、表示デバイス上に表示される映像が乱されることはない。
【００１７】
また、基準クロック生成回路１０３では、安定した読出しクロック信号１ｇが生成され、メモリリード制御回路１０５および垂直同期制御回路１０４に送られる。
【００１８】
ここで、垂直同期制御回路１０４について、図３のブロック構成図をもちいて説明する。
【００１９】
垂直同期制御回路１０４では、垂直周波数検出回路１０１からの検出信号１ｅと基準クロック生成回路１０３からの読出しクロック信号１ｇが入力される。入力された検出信号１ｅが正常の場合は、読出しクロック信号１ｇを分周回路３００により分周して生成した読出し水平同期信号１ｈと、入力された垂直同期信号１ｃをロードホールド回路３０１に入力し、読出し水平同期信号１ｈをロードホールド信号としてロードホールドされた信号を読出し垂直同期信号１ｉとして、メモリリード制御回路１０５に送られる。一方、入力された検出信号１ｅが異常の場合は、読出し水平同期信号１ｈを更に分周して生成した内部垂直同期信号３ａを読出し垂直同期信号１ｉとして、読出し水平同期信号１ｈとあわせてメモリリード制御回路１０５に送られる。
【００２０】
ただし、内部垂直同期信号３ａと垂直同期信号入力１ｃは基本的に周波数が異なるため、垂直同期信号の位相は同じとは限らない。垂直同期信号の位相が異なった状態で内部垂直同期信号３ａと垂直同期信号入力１ｃを切り替えると、読出し垂直同期信号を基準にメモリ回路１０２から読み出された映像信号は、切り替わった読出し垂直同期信号１ｉの位相に左右されてリードアドレスカウンタがリセットされるため、最後のラインまで読み出されない状態で次のフィールドの映像信号を読み出すことになってしまう。したがって、位相比較回路３０３により垂直同期信号入力１ｃと内部垂直同期信号３ａの位相を検出し、予め設定された位相範囲に入った場合に、切替可能信号３ｂをＨｉｇｈにして検出信号１ｅとをアンド回路３０４によりアンドをとり、切替信号３ｃにより読出し垂直同期信号１ｉを切替回路３０５により切り替える。前記ある位相範囲とは、例えば垂直ブランキング期間を指す。
【００２１】
メモリリード制御回路１０５では、読出し水平同期信号１ｈと読出し垂直同期信号１ｉと読出しクロック信号１ｇにより、書き込まれた有効映像領域にあったイネーブル信号とリセット信号が生成され、メモリリード信号１ｊとなってメモリ回路１０２に格納されている映像信号を読み出し、デジタル映像信号出力１ｋとして表示デバイス等に送られ表示される。
【００２２】
（実施の形態２）
図４は、本発明の第２の実施の形態による映像信号切替装置における垂直同期制御回路のブロック構成図である。
【００２３】
図４において、実施の形態２記載の映像信号切替装置における垂直同期制御回路４０４は、請求項１記載の垂直同期制御回路１０４に相当し、新たに位相誤差検出回路４００と、新規分周回路４０１が追加構成される。位相誤差検出回路４００では、垂直同期信号入力１ｃと内部垂直同期信号入力３ａの垂直周波数を検出し、検出された垂直周波数の差分が予め設定された周波数範囲内にある（差分が小さい）場合には、垂直同期信号入力１ｃと内部垂直同期信号入力４ｂとの位相のずれおよび方向を検出し、位相誤差信号４ａとして新規分周回路４０１に入力する。前記位相のずれおよび方向とは、例えば読出し水平同期信号を基準に垂直同期信号入力１ｃの立ち上がりエッジから次の内部垂直同期信号４ｂの立ち上がりエッジまでのライン数をカウントし、同様に内部垂直同期信号４ｂの立ち上がりエッジから次の垂直同期信号入力１ｃの立ち上がりエッジまでのライン数をカウントすることにより、カウントされたライン数の小さい方の値とどちらを基準にカウントし始めたのかという２種類の検出結果として出力される。
【００２４】
そして、新規分周回路４０１では、入力された位相誤差信号４ａに基づき内部垂直同期信号４ｂを生成するための分周カウンタのデコード値（分周比）を制御することにより、内部垂直同期信号４ｂの垂直周波数を変動させる。上記カウンタは入力される読出し水平同期信号１ｈをカウントするためのカウンタであり、通常は出力するデジタル映像信号１ｋが１フィールド期間に必要とするライン数をデコード値としている。垂直周波数の変動の大きさは、位相誤差検出回路４００により検出された位相のずれに基づき制御される。同様に垂直周波数の変動の方向（周波数の高い低い）は、位相誤差検出回路４００により検出された位相のずれの方向に基づき制御される。
【００２５】
このように内部垂直同期信号４ｂの周波数を垂直同期信号入力１ｃからずらすことにより、上記２つの垂直同期信号の位相が合うまでの時間を短くすることが可能となる。
【００２６】
本発明の第１の実施の形態では、垂直同期信号入力１ｃが異常と検出された場合は素早く内部垂直同期信号３ａに切り替えなければ、メモリ回路１０２に格納された映像信号を正確に読み出すことができず、表示デバイス上における映像信号が乱れてしまう。同様に、垂直同期信号入力１ｃが異常から正常と検出された場合も素早く垂直同期信号入力１ｃに切り替えなければ、メモリ回路１０２に格納された映像信号を正確に読み出すことができず、表示デバイス上における映像信号が乱れてしまう。すなわち、垂直同期信号入力１ｃと内部垂直同期信号３ａの周波数が近く位相関係が大きくずれている場合、実施の形態１記載の垂直同期制御回路１０４における位相比較回路３０３の切替可能信号３ｂがＨｉｇｈとなるまでの時間が長くなる。もしくは、垂直同期信号入力１ｃと内部垂直同期信号３ａの周波数が同じ場合は位相関係がまったく変化せず、いつまでたっても切替可能信号３ｂがＨｉｇｈとならない可能性がある。
【００２７】
したがって、本発明の実施の形態２記載の映像信号切替装置によると、垂直同期信号入力１ｃと内部垂直同期信号３ａの周波数が近いまたは同じで位相関係が大きくずれている場合においても、素早く読出し垂直同期信号１ｉを切り替えることができ、メモリ回路１０２から読み出される映像信号を乱すことはない。
【００２８】
【発明の効果】
以上のように、本発明の映像信号切替装置によれば、入力された映像信号および垂直同期信号が異常と判断された場合においても、表示デバイス上における映像信号を乱すことなく瞬時の切り替えを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の映像信号切替装置のブロック構成図
【図２】本発明の第１の実施例のメモリライト制御回路のタイミングチャート
【図３】本発明の第１の実施例の垂直同期制御回路のブロック構成図
【図４】本発明の第２の実施例の垂直同期制御回路のブロック構成図
【符号の説明】
１００ メモリライト制御回路
１０１ 垂直周波数検出回路
１０２ メモリ回路
１０３ 基準クロック生成回路
１０４、４０４ 垂直同期制御回路
１０５ メモリリード制御回路
１ａ デジタル映像信号入力
１ｂ 水平同期信号入力
１ｃ 垂直同期信号入力
１ｄ クロック信号入力
１ｅ 検出信号
１ｆ メモリライト信号
１ｇ 読出しクロック信号
１ｈ 読出し水平同期信号
１ｉ 読出し垂直同期信号
１ｊ メモリリード信号
１ｋ デジタル映像信号出力
２ａ 水平イネーブル信号
２ｂ 垂直イネーブル信号
２ｃ イネーブル信号
２ｄ リセット信号
３００ 分周回路
３０１ ロードホールド回路
３０２ 分周回路
３０３ 位相比較回路
３０４ アンド回路
３０５ 切替回路
３ａ 内部垂直同期信号
３ｂ 切替可能信号
３ｃ 切替信号
４００ 位相誤差検出回路
４０１ 新規分周回路
４ａ 位相誤差信号
４ｂ 内部垂直同期信号
Claims (2)
- デジタル映像信号と、前記デジタル映像信号に同期した水平同期信号および垂直同期信号と、前記デジタル映像信号のサンプリングを行なっているクロック信号とが入力される映像信号処理回路において、前記水平同期信号および前記垂直同期信号と前記クロック信号により、前記デジタル映像信号をメモリ回路に書き込むためのメモリライト信号を生成するメモリライト制御回路と、前記デジタル映像信号を格納するためのメモリ回路と、前記垂直同期信号の周波数を検出して正常ないし異常である旨を示す制御信号を出力する垂直周波数検出回路と、基準クロックを生成するための基準クロック生成回路と、前記メモリ回路に格納されたデジタル映像信号を前記基準クロックに同期して読み出すためのメモリーリード信号を生成するメモリリード制御回路と、前記メモリリード信号の基準となる読み出し垂直同期信号を前記メモリーリード制御回路に出力する垂直同期制御回路を具備し、前記垂直同期制御回路は、内部垂直同期信号の生成回路並びに前記内部垂直同期信号と前記垂直同期信号との位相差を検出する位相検出回路を少なくとも有し、前記垂直周波数検出回路から前記垂直同期信号が正常である旨の制御信号が入力された場合には入力された前記垂直同期信号を読み出し垂直同期信号として前記メモリーリード制御回路に出力し、一方、前記垂直周波数検出回路から前記垂直同期信号が異常である旨の制御信号が入力された場合であり、なおかつ前記位相検出回路の位相差が予め設定された位相範囲に入った場合に、前記内部垂直同期信号を読み出し垂直同期信号として前記メモリーリード制御回路に出力することを特徴とする映像信号切替装置。
- 請求項１記載の垂直同期制御回路であって、前記垂直同期信号と前記内部垂直同期信号の周波数差を検出する位相誤差検出回路と、前記位相誤差検出回路からの出力に基づき前記内部垂直同期信号を生成する分周カウンタの分周比を制御する新規分周回路とを新たに具備し、前記周波数差が予め設定された範囲に入った場合には、前記分周比を制御して前記内部垂直同期信号の周波数をずらすことを特徴とする映像信号切替装置。
Priority Applications (1)
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| JP2003018742A JP2004235715A (ja) | 2003-01-28 | 2003-01-28 | 映像信号切替装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077042A (ja) * | 2007-09-19 | 2009-04-09 | Canon Inc | 映像処理装置および映像処理方法 |
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-
2003
- 2003-01-28 JP JP2003018742A patent/JP2004235715A/ja active Pending
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