JP4108675B2 - データ転送装置、及び該データ転送装置に用いられる障害復旧方法 - Google Patents

Description

この発明は、データ転送装置、及び該データ転送装置に用いられる障害復旧方法に係り、たとえば、コンピュータネットワークを構成する多数のコンピュータからの各データを共有メモリに転送する場合に用いて好適なデータ転送装置、及び該データ転送装置に用いられる障害復旧方法に関する。

本社の他に支社や営業所がある会社組織などでは、コンピュータネットワークが構築されることがある。このコンピュータネットワークでは、支社や営業所に設けられている小型コンピュータと本社に設けられている大型コンピュータとの間で情報がやりとりされる。特に、支社や営業所の業務に関する各データが小型コンピュータから通信回線を介して本社の大型コンピュータへ伝送される場合、同各データは、それぞれシリアルデータとして伝送された後、データ転送装置により、それぞれパラレルデータに変換され、さらに同期化されて同大型コンピュータの共有メモリに高速で転送される。

この種のデータ転送装置は、従来では、たとえば図５に示すように、データ変換回路１，２，３と、書き込み抑止制御回路４，５，６と、同期化バッファ７，８，９と、レジスタ１０，１１，１２と、先頭コード検出回路１３と、読み出し制御回路１４と、単一チャネルエラー訂正回路１５とから構成されている。データ変換回路１，２，３は、所定長のデータ転送単位毎に先頭コードを有するシリアルデータＡ₁，Ａ₂，Ａ₃を入力して８ビットのパラレルデータ（８ｂデータ）Ｄ₁，Ｄ₂，Ｄ₃に変換すると共に、同シリアルデータＡ₁，Ａ₂，Ａ₃に障害が検出されたときに１チャネル（ｃｈ）エラー信号Ｅ₁，Ｅ₂，Ｅ₃を発生する。ここで、シリアルデータＡ₁，Ａ₂は、たとえば、それぞれ１バイト幅のデータで構成され、同期化及びエラー訂正されて単一チャネルエラー訂正回路１５から出力される訂正後データＵとして同時に処理されるべきデータである。シリアルデータＡ₃は、シリアルデータＡ₁，Ａ₂の誤りを訂正するための１バイト幅の誤り訂正符号で構成されている。書き込み抑止制御回路４，５，６は、データ変換回路１，２，３から１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が発生しないとき、書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃を同期化バッファ７，８，９のうちの該当する同期化バッファに与える一方、同１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が発生したとき、該当する同期化バッファに対して書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃を与えないことにより８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みを抑止する。

同期化バッファ７，８，９は、ＲＡＭ（Randam Access Memory）で構成され、書き込み抑止制御回路４，５，６から書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃が与えられたとき、データ変換回路１，２，３からの８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれる。先頭コード検出回路１３は、同期化バッファ７，８，９の全てに８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれたとき、同８ｂデータＤ₁，Ｄ₂，Ｄ₃から先頭コードを検出して先頭コード検出信号Ｎを発生する。読み出し制御回路１４は、先頭コード検出回路１３から先頭コード検出信号Ｎが発生したとき、同期化バッファ７，８，９の全てから８ｂデータＤ₁，Ｄ₂，Ｄ₃を同時に読み出す。レジスタ１０，１１，１２は、同期化バッファ７，８，９から読み出された８ｂデータＤ₁，Ｄ₂，Ｄ₃を所定時間遅延して同期化後データＭ₁，Ｍ₂，Ｍ₃として出力する。単一チャネルエラー訂正回路１５は、１バイト幅の誤り訂正符号からなる同期化後データＭ₃で同期化後データＭ₁，Ｍ₂の誤りを訂正して２バイト幅の訂正後データＵとして出力する。

このデータ転送装置では、データ変換回路１，２，３から１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃のうちの任意の一つの１ｃｈエラー信号が発生したとき、書き込み抑止制御回路４，５，６により、同期化バッファ７，８，９のうちのエラー検出されたチャネルに該当する同期化バッファに対して８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みが抑止される。このため、入力データに障害が検出されたとき、当該チャネルの後続の入力データの転送が停止される。

上記のデータ転送装置の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献１に記載された誤り制御システムでは、送信部により単一のデジタル信号が所定長のブロック毎に誤り検出符号が付加されて送信され、同送信部からの送信信号が複数の伝送路で並列的に伝送される。各伝送路を経た各信号は、誤り検出部で誤りが検出される。そして、誤りが存在しない信号の１つが選択部で選択されて出力される。

特許文献２に記載された時分割多重通信同期化方式では、時分割多重通信チャネルを中継局にて時分割多重中継する際、或る局が信号断状態となり、この後、復旧したとき、この復旧した局の次位局から同期用特定パターンが送信される。同次位局では、復旧した局からの同期パターンに同期化しつつ、同次位局の次の局以降の局においては、その局の同期パターン発生器の同期パターンを上記信号断状態となった局が送出してくる同期パターンに同期するようにプリセットすることにより、各局の同期が一斉にとられる。この場合、同期検定器によるＰＮ（Pseudo Noise）パターンシフト命令が用いられ、ＰＮパターンを数回検出することにより復旧後の再同期が行われる。

特許文献３に記載されたフレーム同期検出方式では、自局において、対局から送信されるフレームの先頭にある同期ビットパターンを検出すると、対局警報をオフ状態にして同対局に送信することにより同期確立を通知する。これを受けて、対局からは、以後、同期ビット交番パターン及び制御チャネルからなるフレームが送信され、自局では、同期ビット交番パターンを使用した同期監視、及び制御チャネルを使用した制御情報の伝送が可能となる。一方、自局では、一定の同期保護段数以上誤りが続くと、同期外れと判断し、フレーム中の対局警報をオン状態にして対局に障害発生を通知し、再度、同期ビットパターンを用いて同期確立動作を行う。
特開昭６２−１８３２３３号公報（第１頁、図） 特開昭６２−２２００３４号公報（第１頁、第４頁、図１） 特開平０４−２４３３３６号公報（要約書、図１、図２）

しかしながら、上記従来のデータ転送装置では、次のような問題点があった。
すなわち、同期化バッファ７，８，９のうちのエラー検出されたチャネルに該当する同期化バッファに対して８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みが抑止されるので、エラー検出されたチャネルのデータが廃棄され、単一チャネルエラー訂正によりデータ転送が継続される。この後、後続のデータ転送で他チャネルにエラーが発生すると、エラー検出された上記チャネルが復旧していないため、複数チャネルの障害となり、データ転送が不可能となることがある。この状態をエラー訂正により解決しようとすると、エラー訂正回路のハードウェアの増加と性能低下が避けられないという問題点がある。

また、特許文献１に記載された誤り制御システムでは、単一のデジタル信号が複数の伝送路で並列的に伝送されて、誤りが存在しない信号が選択されるが、扱える信号は１つであり、複数の並列データの同期化を行うものではなく、この発明とは主旨が異なり、上記の問題点は、改善されない。また、同文献１に記載された誤り制御システムで複数の並列データを扱う場合、多重化した伝送路を並列データ分だけ設ける必要があり、また、並列データ間の同期化回路が必要である。更に、この同期化回路により伝送時間のロスが発生すると共に、多重化した伝送路に対するインタフェースを設ける必要もあり、著しく回路規模が増大するという問題点がある。

特許文献２に記載された時分割多重通信同期化方式では、時分割通信であることが前提であるため、データ転送における同期パターンが一定間隔で発生される必要があり、また、ＰＮパターンを数回検出することにより復旧後の再同期が行われるため、この発明とは構成が異なる。また、故障した局が端局の場合では単一エラーで済むが、中間局が故障すると、中間局よりも前位に位置する局もエラーとなる。このため、故障したチャネルが端局以外の場合では、データ転送が継続されない。

特許文献３に記載されたフレーム同期検出方式では、同期検出のために、自局と対局との間で対局警報なる信号の交換が必要であるが、データ転送中に対局が警報を受信しても、他の伝送路ではデータ転送が継続しているので、警報を受信した対局は、再同期化のビットパターン送信後、他の伝送路のデータ転送の進捗に合わせてデータ転送を再開する必要がある。ところが、継続してデータ転送を行うと、自局と対局との間の対局警報信号の検出時差により、対局は、他の伝送路のデータ転送の進捗に合わせることは不可能である。この場合、データ転送が単一伝送路における単一データ転送であれば、問題は発生しないが、複数の非同期伝送路におけるデータの同期化は不可能である。

この発明は、上述の事情に鑑みてなされたもので、複数チャネルに障害が発生しても、データ転送が不可能となる確率が低減されるデータ転送装置を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、所定長のデータ転送単位毎に先頭コードを有する複数チャネルの入力データの全て又は一部を前記先頭コードに基づいて同期化して外部へ転送する一方、前記複数チャネルの入力データのうちの任意のチャネルの入力データに障害が検出されたとき、当該チャネルの入力データの転送を停止するデータ転送装置に係り、前記障害が検出された入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させる障害復旧手段が設けられていることを特徴としている。

請求項２記載の発明は、請求項１記載のデータ転送装置に係り、シリアルの前記入力データをパラレルデータに変換すると共に、該入力データに前記障害が検出されたときに障害検出信号を発生する複数のデータ変換回路と、書き込み許可信号が与えられたとき、前記パラレルデータが書き込まれる複数のバッファと、前記各データ変換回路から前記障害検出信号が発生しないとき、前記書き込み許可信号を前記各バッファのうちの該当するバッファに与える一方、前記障害検出信号が発生したとき、該当する前記バッファに対して前記書き込み許可信号を与えないことにより前記パラレルデータの書き込みを抑止する複数の書き込み抑止制御回路と、前記複数のバッファの全てに前記各パラレルデータが書き込まれたとき、前記各パラレルデータから前記先頭コードを検出して第１の先頭コード検出信号を発生する第１の先頭コード検出回路と、該第１の先頭コード検出回路から前記第１の先頭コード検出信号が発生したとき、前記複数のバッファの全てから前記パラレルデータを同時に同期化後データとして読み出す読み出し制御回路と、前記各バッファから読み出された前記同期化後データの誤りを訂正して出力するエラー訂正回路とを備え、前記障害復旧手段は、前記各データ変換回路から出力される正常な前記各パラレルデータの前記先頭コードを検出して当該チャネルの入力データの転送を復旧させるための第２の先頭コード検出信号を発生する複数の第２の先頭コード検出回路を備え、前記各書き込み抑止制御回路は、該当する前記第２の先頭コード検出回路から前記第２の先頭コード検出信号が発生したとき、再び前記書き込み許可信号を該当する前記バッファに与える構成とされていることを特徴としている。

請求項３記載の発明は、請求項１又は２記載のデータ転送装置に係り、前記複数チャネルの入力データのうちの少なくとも１チャネルの入力データは、他チャネルの入力データの誤りを訂正するための誤り訂正符号で構成されていることを特徴としている。

請求項４記載の発明は、障害復旧方法に係り、所定長のデータ転送単位毎に先頭コードを有する複数チャネルの入力データの全て又は一部を前記先頭コードに基づいて同期化して外部へ転送する一方、前記複数チャネルの入力データのうちの任意のチャネルの入力データに障害が検出されたとき、当該チャネルの入力データの転送を停止するデータ転送装置に用いられ、前記障害が発生した入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させることを特徴としている。

請求項５記載の発明は、障害復旧方法に係り、シリアルの前記入力データをパラレルデータに変換すると共に、該入力データに障害が検出されたときに障害検出信号を発生する複数のデータ変換回路と、書き込み許可信号が与えられたとき、前記パラレルデータが書き込まれる複数のバッファと、前記各データ変換回路から前記障害検出信号が発生しないとき、前記書き込み許可信号を前記各バッファのうちの該当するバッファに与える一方、前記障害検出信号が発生したとき、該当する前記バッファに対して前記書き込み許可信号を与えないことにより前記パラレルデータの書き込みを抑止する複数の書き込み抑止制御回路と、前記複数のバッファの全てに前記各パラレルデータが書き込まれたとき、前記各パラレルデータから前記先頭コードを検出して第１の先頭コード検出信号を発生する第１の先頭コード検出回路と、該第１の先頭コード検出回路から前記第１の先頭コード検出信号が発生したとき、前記複数のバッファの全てから前記パラレルデータを同時に同期化後データとして読み出す読み出し制御回路と、前記各バッファから読み出された前記同期化後データの誤りを訂正して出力するエラー訂正回路とを備えてなるデータ転送装置に用いられ、前記各データ変換回路から出力される正常な前記各パラレルデータの前記先頭コードを検出して当該チャネルの入力データの転送を復旧させるための第２の先頭コード検出信号を発生する第２の先頭コード検出処理と、前記第２の先頭コード検出信号が発生したとき、再び前記書き込み許可信号を該当する前記バッファに与える書き込み再開処理とを行うことを特徴としている。

請求項６記載の発明は、請求項４又は５記載の障害復旧方法に係り、前記複数チャネルの入力データのうちの少なくとも１チャネルの入力データは、他チャネルの入力データの誤りを訂正するための誤り訂正符号で構成されていることを特徴としている。

この発明の構成によれば、障害が検出された入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させる障害復旧手段が設けられているので、この復旧の後に他のシリアルデータに障害が検出されても、複数チャネルに障害が発生する状態にならずに転送が継続され、データ転送装置の信頼性を向上できる。

入力される複数チャネルのシリアルデータのうちの任意のシリアルデータに障害が検出されたとき、当該データの転送が停止され、この後、障害が発生したシリアルデータの後に正常なシリアルデータが送信されてきたとき、当該シリアルデータの転送が復旧するデータ転送装置を提供する。

図１は、この発明の実施例であるデータ転送装置の要部の電気的構成を示すブロック図である。
この例のデータ転送装置は、同図に示すように、データ変換回路２１，２２，２３と、書き込み抑止制御回路２４，２５，２６と、同期化バッファ２７，２８，２９と、レジスタ３０，３１，３２と、先頭コード検出回路３３と、読み出し制御回路３４と、単一チャネルエラー訂正回路３５と、先頭コード検出回路３６，３７，３８とから構成されている。データ変換回路２１，２２，２３は、所定長のデータ転送単位毎に先頭コードを有するシリアルデータＡ₁，Ａ₂，Ａ₃を入力して８ビットのパラレルデータ（８ｂデータ）Ｄ₁，Ｄ₂，Ｄ₃に変換すると共に、同シリアルデータＡ₁，Ａ₂，Ａ₃に障害が検出されたときに１チャネル（ｃｈ）エラー信号Ｅ₁，Ｅ₂，Ｅ₃を発生する。ここで、シリアルデータＡ₁，Ａ₂は、たとえば、それぞれ１バイト幅のデータで構成され、同期化及びエラー訂正されて単一チャネルエラー訂正回路３５から出力される訂正後データＵとして同時に処理されるべきデータである。シリアルデータＡ₃は、シリアルデータＡ₁，Ａ₂の誤りを訂正するための１バイト幅の誤り訂正符号で構成されている。

先頭コード検出回路３６，３７，３８は、デコーダなどで構成され、データ変換回路２１，２２，２３から出力される正常な８ｂデータＤ₁，Ｄ₂，Ｄ₃の先頭コードを検出して当該チャネルの入力データの転送を復旧させるための先頭コード検出信号Ｂ₁，Ｂ₂，Ｂ₃を発生する。書き込み抑止制御回路２４，２５，２６は、データ変換回路２１，２２，２３から１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が発生しないとき、書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃を同期化バッファ２７，２８，２９のうちの該当する同期化バッファに与える一方、同１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が発生したとき、該当する同期化バッファに対して書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃を与えないことにより８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みを抑止する。特に、この実施例では、書き込み抑止制御回路２４，２５，２６は、同期化バッファ２７，２８，２９に対して８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みを抑止している状態で、該当する先頭コード検出回路３６，３７，３８から先頭コード検出信号Ｂ₁，Ｂ₂，Ｂ₃が発生したとき、再び書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃を該当する同期化バッファ２７，２８，２９に与える。

同期化バッファ２７，２８，２９は、ＲＡＭで構成され、書き込み抑止制御回路２４，２５，２６から書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃が与えられたとき、データ変換回路２１，２２，２３からの８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれる。先頭コード検出回路３３は、デコーダなどで構成され、同期化バッファ２７，２８，２９の全てに８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれたとき、同８ｂデータＤ₁，Ｄ₂，Ｄ₃から先頭コードを検出して先頭コード検出信号Ｎを発生する。読み出し制御回路３４は、先頭コード検出回路３３から先頭コード検出信号Ｎが発生したとき、同期化バッファ２７，２８，２９の全てから８ｂデータＤ₁，Ｄ₂，Ｄ₃を同時に読み出す。レジスタ３０，３１，３２は、同期化バッファ２７，２８，２９から読み出された８ｂデータＤ₁，Ｄ₂，Ｄ₃を所定時間遅延して同期化後データＭ₁，Ｍ₂，Ｍ₃として出力する。単一チャネルエラー訂正回路３５は、１バイト幅の誤り訂正符号からなる同期化後データＭ₃で同期化後データＭ₁，Ｍ₂の誤りを訂正して２バイト幅の訂正後データＵとして出力する。

図２は、図１中のデータ変換回路２１の要部の構成を示すブロック図である。
このデータ変換回路２１は、同図２に示すように、シリアル／パラレル変換回路４１と、ビット数変換回路４２と、信号断検出回路４３と、ランニングディスパリティエラー検出回路４４と、コードバイオレーションエラー検出回路４５と、ＯＲ回路４６とから構成されている。シリアル／パラレル変換回路４１は、シフトレジスタで構成され、シリアルデータＡ₁を、たとえば１０ビットのパラレルデータＥ₁に変換する。ビット数変換回路４２は、エンコーダで構成され、１０ビットのパラレルデータＥ₁を８ｂデータＤ₁に変換し、変換が完了したときに変換完了信号Ｆ₁を出力する。

信号断検出回路４３は、多数の論理回路などで構成され、たとえば、ケーブル抜けや送信側の電源断などにより信号が途絶えたことを検出し、信号断検出信号Ｇ₁を出力する。シリアル伝送路では、シリアルデータの状態値（０／１）の割合が均等になるように符号化されているが、ランニングディスパリティエラー検出回路４４は、データ化けなどにより、シリアルデータＡ₁の状態値（０／１）の割合が均等な状態から偏った状態になったとき、ディスパリティ（disparity ）検出信号Ｊ₁を出力する。コードバイオレーションエラー検出回路４５は、ビット数変換回路４２から変換完了信号Ｆ₁が出力されないとき、変換エラー信号Ｋ₁を出力する。ＯＲ回路４６は、上記信号断検出信号Ｇ₁、ディスパリティ検出信号Ｊ₁又は変換エラー信号Ｋ₁が出力されたとき、１ｃｈエラー信号Ｅ₁を出力する。また、データ変換回路２２，２３も、データ変換回路２１と同様の構成になっている。

図３は、図１中の単一チャネルエラー訂正回路３５の要部の構成を示すブロック図である。
この単一チャネルエラー訂正回路３５は、同図３に示すように、１バイトエラー検出回路５１と、１バイトエラー訂正回路５２とから構成されている。この単一チャネルエラー訂正回路３５では、１バイトエラー検出回路５１で同期化後データＭ₁，Ｍ₂の誤りが検出され、１バイトエラー訂正回路５２で同期化後データＭ₃で同期化後データＭ₁，Ｍ₂の誤りが訂正されて訂正後データＵとして出力される。

図４は、図１のデータ転送装置の動作を説明するタイムチャートである。
この図を参照して、この例のデータ転送装置に用いられる障害復旧方法の処理内容について説明する。
このデータ転送装置では、所定長のデータ転送単位毎に先頭コードを有するシリアルデータＡ₁，Ａ₂，Ａ₃がパラレルデータに変換されてから同先頭コードに基づいて同期化され、同期化後データＭ₃で同期化後データＭ₁，Ｍ₂の誤りが訂正されて外部へ転送される。一方、同シリアルデータＡ₁，Ａ₂のうちの任意のシリアルデータに障害が検出されたとき、当該データの転送が停止される。この後、上記障害が発生したシリアルデータの後に正常なシリアルデータが送信されてきたとき、当該シリアルデータの転送が復旧する。

すなわち、シリアルデータＡ₁，Ａ₂，Ａ₃は、データ変換回路２１，２２，２３に入力されて８ｂデータＤ₁，Ｄ₂，Ｄ₃に変換され、また、同シリアルデータＡ₁，Ａ₂，Ａ₃に障害（エラー）が検出されたときに１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が出力される。データ変換回路２１，２２，２３から１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が発生しないとき、書き込み抑止制御回路２４，２５，２６から、書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃が同期化バッファ２７，２８，２９のうちの該当する同期化バッファに与えられる。
書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃が同期化バッファ２７，２８，２９に与えられたとき、データ変換回路２１，２２，２３からの８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれる。一方、データ変換回路２１，２２，２３から１ｃｈエラー信号Ｅ₁，Ｅ₂，Ｅ₃が発生したとき、該当する同期化バッファに対して書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃を与えないことにより８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みが抑止されると共に、復旧に備えて該当する同期化バッファが“空”の状態にされる。たとえば、シリアルデータＡ₁に障害が検出されたとき、８ｂデータＤ₁にエラーが発生し、同期化バッファ２７が“空”の状態となる。また、シリアルデータＡ₂に障害が検出されたとき、８ｂデータＤ₂にエラーが発生し、同期化バッファ２８が“空”の状態となる。

書き込み抑止制御回路２４，２５，２６により、同期化バッファ２７，２８，２９に対して８ｂデータＤ₁，Ｄ₂，Ｄ₃の書き込みが抑止されているとき、データ変換回路２１，２２，２３から出力される正常な８ｂデータＤ₁，Ｄ₂，Ｄ₃の先頭コードが先頭コード検出回路３６，３７，３８で検出されると、先頭コード検出信号Ｂ₁，Ｂ₂，Ｂ₃が発生する（第２の先頭コード検出処理）。このとき、書き込み抑止制御回路２４，２５，２６から、再び書き込み許可信号Ｌ₁，Ｌ₂，Ｌ₃が該当する同期化バッファ２７，２８，２９に与えられ、データ変換回路２１，２２，２３からの８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれる（書き込み再開処理）。この場合、たとえば、“空”の状態になっている同期化バッファ２７に８ｂデータＤ₁が書き込まれ、また、“空”の状態になっている同期化バッファ２８に８ｂデータＤ₂が書き込まれる。

同期化バッファ２７，２８，２９の全てに８ｂデータＤ₁，Ｄ₂，Ｄ₃が書き込まれたとき、先頭コード検出回路３３により、同８ｂデータＤ₁，Ｄ₂，Ｄ₃から先頭コードが検出され、先頭コード検出信号Ｎが発生する。先頭コード検出回路３３から先頭コード検出信号Ｎが発生したとき、読み出し制御回路３４により、同期化バッファ２７，２８，２９の全てから８ｂデータＤ₁，Ｄ₂，Ｄ₃が同時に読み出され、レジスタ３０，３１，３２で所定時間遅延されて同期化後データＭ₁，Ｍ₂，Ｍ₃として出力される。同期化後データＭ₁，Ｍ₂は、単一チャネルエラー訂正回路３５で同期化後データＭ₃により誤りが訂正され、同単一チャネルエラー訂正回路３５から２バイト幅の訂正後データＵが出力される。

以上のように、この実施例では、たとえば、シリアルデータＡ₁に障害が検出された後、正常な８ｂデータＤ₁の先頭コードが先頭コード検出回路３６で検出されると、先頭コード検出信号Ｂ₁が発生して同８ｂデータＤ₁が同期化バッファ２７に書き込まれ、同シリアルデータＡ₁の転送が復旧するので、この復旧の後に他のシリアルデータに障害が検出されても、複数チャネルに障害が発生する状態にならずに転送が継続され、データ転送装置の信頼性が向上する。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
すなわち、上記実施例のデータ転送装置は、たとえば、８チャネルのシリアルデータに対して３チャネルの誤り訂正符号が付加されている構成としても良い。

この発明は、たとえばコンピュータネットワークなどのように、多数のコンピュータ端末からの各データを共有メモリなどに転送する場合全般に適用できる。

この発明の実施例であるデータ転送装置の要部の電気的構成を示すブロック図である。 図１中のデータ変換回路２１の要部の構成を示すブロック図である。 図１中の単一チャネルエラー訂正回路３５の要部の構成を示すブロック図である。 図１のデータ転送装置の動作を説明するタイムチャートである。 従来のデータ転送装置の要部の電気的構成を示すブロック図である。

符号の説明

２１，２２，２３ データ変換回路
２４，２５，２６ 書き込み抑止制御回路
２７，２８，２９ 同期化バッファ（バッファ）
３０，３１，３２ レジスタ
３３ 先頭コード検出回路（第１の先頭コード検出回路）
３４ 読み出し制御回路
３５ 単一チャネルエラー訂正回路
３６，３７，３８ 先頭コード検出回路（第２の先頭コード検出回路、障害復旧手段）
４１ シリアル／パラレル変換回路（データ変換回路２１の一部）
４２ ビット数変換回路（データ変換回路２１の一部）
４３ 信号断検出回路（データ変換回路２１の一部）
４４ ランニングディスパリティエラー検出回路（データ変換回路２１の一部） ４５ コードバイオレーションエラー検出回路（データ変換回路２１の一部）
４６ ＯＲ回路（データ変換回路２１の一部）
５１ １バイトエラー検出回路（単一チャネルエラー訂正回路３５の一部）
５２ １バイトエラー訂正回路（単一チャネルエラー訂正回路３５の一部）

Claims (6)

1. 所定長のデータ転送単位毎に先頭コードを有する複数チャネルの入力データの全て又は一部を前記先頭コードに基づいて同期化して外部へ転送する一方、前記複数チャネルの入力データのうちの任意のチャネルの入力データに障害が検出されたとき、当該チャネルの入力データの転送を停止するデータ転送装置であって、
   前記障害が検出された入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させる障害復旧手段が設けられていることを特徴とするデータ転送装置。
2. シリアルの前記入力データをパラレルデータに変換すると共に、該入力データに前記障害が検出されたときに障害検出信号を発生する複数のデータ変換回路と、
   書き込み許可信号が与えられたとき、前記パラレルデータが書き込まれる複数のバッファと、
   前記各データ変換回路から前記障害検出信号が発生しないとき、前記書き込み許可信号を前記各バッファのうちの該当するバッファに与える一方、前記障害検出信号が発生したとき、該当する前記バッファに対して前記書き込み許可信号を与えないことにより前記パラレルデータの書き込みを抑止する複数の書き込み抑止制御回路と、
   前記複数のバッファの全てに前記各パラレルデータが書き込まれたとき、前記各パラレルデータから前記先頭コードを検出して第１の先頭コード検出信号を発生する第１の先頭コード検出回路と、
   該第１の先頭コード検出回路から前記第１の先頭コード検出信号が発生したとき、前記複数のバッファの全てから前記パラレルデータを同時に同期化後データとして読み出す読み出し制御回路と、
   前記各バッファから読み出された前記同期化後データの誤りを訂正して出力するエラー訂正回路とを備え、
   前記障害復旧手段は、
   前記各データ変換回路から出力される正常な前記各パラレルデータの前記先頭コードを検出して当該チャネルの入力データの転送を復旧させるための第２の先頭コード検出信号を発生する複数の第２の先頭コード検出回路を備え、
   前記各書き込み抑止制御回路は、
   該当する前記第２の先頭コード検出回路から前記第２の先頭コード検出信号が発生したとき、再び前記書き込み許可信号を該当する前記バッファに与える構成とされていることを特徴とする請求項１記載のデータ転送装置。
3. 前記複数チャネルの入力データのうちの少なくとも１チャネルの入力データは、
   他チャネルの入力データの誤りを訂正するための誤り訂正符号で構成されていることを特徴とする請求項１又は２記載のデータ転送装置。
4. 所定長のデータ転送単位毎に先頭コードを有する複数チャネルの入力データの全て又は一部を前記先頭コードに基づいて同期化して外部へ転送する一方、前記複数チャネルの入力データのうちの任意のチャネルの入力データに障害が検出されたとき、当該チャネルの入力データの転送を停止するデータ転送装置に用いられ、
   前記障害が発生した入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させることを特徴とする障害復旧方法。
5. シリアルの前記入力データをパラレルデータに変換すると共に、該入力データに障害が検出されたときに障害検出信号を発生する複数のデータ変換回路と、
   書き込み許可信号が与えられたとき、前記パラレルデータが書き込まれる複数のバッファと、
   前記各データ変換回路から前記障害検出信号が発生しないとき、前記書き込み許可信号を前記各バッファのうちの該当するバッファに与える一方、前記障害検出信号が発生したとき、該当する前記バッファに対して前記書き込み許可信号を与えないことにより前記パラレルデータの書き込みを抑止する複数の書き込み抑止制御回路と、
   前記複数のバッファの全てに前記各パラレルデータが書き込まれたとき、前記各パラレルデータから前記先頭コードを検出して第１の先頭コード検出信号を発生する第１の先頭コード検出回路と、
   該第１の先頭コード検出回路から前記第１の先頭コード検出信号が発生したとき、前記複数のバッファの全てから前記パラレルデータを同時に同期化後データとして読み出す読み出し制御回路と、
   前記各バッファから読み出された前記同期化後データの誤りを訂正して出力するエラー訂正回路とを備えてなるデータ転送装置に用いられ、
   前記各データ変換回路から出力される正常な前記各パラレルデータの前記先頭コードを検出して当該チャネルの入力データの転送を復旧させるための第２の先頭コード検出信号を発生する第２の先頭コード検出処理と、
   前記第２の先頭コード検出信号が発生したとき、再び前記書き込み許可信号を該当する前記バッファに与える書き込み再開処理とを行うことを特徴とする障害復旧方法。
6. 前記複数チャネルの入力データのうちの少なくとも１チャネルの入力データは、
   他チャネルの入力データの誤りを訂正するための誤り訂正符号で構成されていることを特徴とする請求項４又は５記載の障害復旧方法。

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