JPS63190442A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ通信分野において、有用で、データ通
信経路におけるデータビット消失分を再生する必要性の
あるシステム構成で利用される信号処理回路に関する。

従来の技術 従来技術では、データ通信経路におけるデータビット消
失分を再°生ずることなく受信したデータそのまま利用
して信号処理を行なう。この方法では、データビット消
失分が利用できず、システム構築上、システム構成を縮
少しなければ彦らない。

発明が解決しようとする問題点 本発明はデータ通信経路上で消失したどうトデータを再
生することによりシステム構成上の制約条件を解消する
ことを目的とする。

問題点を解決するための手段 この問題点を解決するために本発明は、シリアルに入力
されるデータを蓄積するメモリ回路群を備え、前記メモ
リ回路群への入力データの書込み／読出しタイミングを
発生する書込み選択回路／読出し選択回路および前記書
込み／読出しタイミングを制御し前記メモリ回路群に対
し書込み／読出しタイミングを供給するクロックゲート
群とにより前記メモリ群を制御する手段と、前記メモリ
回路群のうち１つのメモリ回路に対し、固定なサイクリ
ック読出しデータと前記シリアルな入力データとを選択
するデータ選択回路およびメモリ読出しデータの論理レ
ベルを判定する論理判定回路およびこの論理判定回路の
判定信号でメモリ回路からのデータ読出し位置を制御す
る出力位置制御回路を備えかつメモリ回路からの読出し
データを制御する手段と、もう１つのメモリ回路からの
読出しデータから同期信号を判定する同期判定回路およ
び判定信号により前記書込み選択回路および読出し選択
回路を制御する手段と、前記メモリ群制御手段および前
記メモリ読出しデータ制御手段およびメモリ書込み／読
出し選択制御手段により読出された前記メモリ回路群の
データ出力を選択する送出データ選択回路手段とを備え
だものである。

作用 この構成により、メモリ回路群に対し、入力データの書
込み、さらに、蓄積された入力データの読出しを制御す
る。１つのメモリ回路が固定なサイクリックデータ送出
中は、他のメモリ回路は入力データを書込み、もう１つ
のメモリ回路の出力データより同期信号を検出すると蓄
積データを送出し、前記サイクリックデータを送出中の
メモリ回路および他のメモリ回路は入力データの蓄積動
作になる。そして、送出データを、順次送出データ選択
回路で選択するように動作する。

実施例 図に本発明の一実施例による構成を示しており、図中、
１はメモリ回路で、固定設定された送出データおよび入
力データを蓄積／送出する回路である。２．３はメモリ
回路で、入力データを蓄積／送出する回路である。４は
クロックゲートで、メモリ回路１に対して入力データ書
込み用タイミングクロックと蓄積データ読出し用タイミ
ングクロックを切換えて送出する回路である。５はクロ
ックゲートで、メモリ回路２に対して入力データ書込み
用タイミングクロックと蓄積データ読出し用タイミング
クロックを切換えて送出する回路である。６はクロック
ゲートで、メモリ回路３に対して入力データ書込み用タ
イミングクロックと蓄積データ読出し用タイミングクロ
ックを切換えて送出する回路である。７は書込み選択回
路で、メモリ回路１、メモリ回路２、メモリ回路３に対
して書込み用タイミングを選択送出する回路である。

８は読出し選択回路で、メモリ回路１、メモリ回路２、
メモリ回路３に対して読出し用タイミングを選択送出す
る回路である。９はデータ選択回路で、メモリ回路１の
送出データの固定設定データと入力データとを切換える
回路で、固定設定データはサイクリックにメモリ回路１
に供給する。

１０は同期判定回路で、メモリ回路２に蓄積されたデー
タより同期信号を検出する回路である。

１１は論理判定回路で、メモリ回路１の送出データに対
し同期判定回路１ｏで同期信号を検出した時点の送出デ
ータ論理レベル“１”　ｔｔ　ｏ　ＴＴを検出する回路
である。１２は出力位置制御回路で、論理判定回路１１
で検出された論理レベルに応じて、メモリ回路１の送出
データビット位置を選択制御する回路である。１３は送
出データ選択回路で、メモリ回路１の送出データを選択
出力する出力位置制御回路１２の出力、メモリ回路２の
送出データおよびメモリ回路３の送出データを選択して
送出する回路である。

次に信号の流れにより具体的に説明する。

入力データａは通信経路上で先頭部分のデータが消失し
ていることからデータ送出装置（図示せず）から見ると
、正規のデータを送出したにもかかわらず、データ受信
装置（図示せず）には先頭部分が消失してデータの途中
から受信される。このビット消失した先頭部分（プリア
ンプル）を再生する必要がある。そこで、メモリ回路１
に対し固定のプリアンプルデータをセットする。このセ
ットされた固定のプリアンプルデータは、後述する蓄積
データ読出し用タイミングクロックｆにょシ順次読出さ
れる。読出された送出データには、出力位置制御回路１
２に供給するとともに、データ選択回路９にも供給され
る。送出データにの供給を受けたデータ選択回路９は同
期判定回路１゜の同期検出信号ｐを受けるまでメモリ回
路１の送出データｋをメモリ回路１に供給する。メモリ
回路１は固定のプリアンプルデータを送出しつづける。

メモリ回路１が固定のプリアンプルデータを送出しつづ
けている間に入力データａが通信経路より供給される。

この入力データａはメモリ回路２およびメモリ回路３に
順次蓄積される。次に入力データ２Ｌを蓄積したメモリ
回路２の蓄積データより同期信号（データ開始位置）を
同期判定回路１ｏで検出する。蓄積されたデータ内に同
期信号を検出すると、同期検出信号ｐを各部（後述する
）に供給する。同期検出信号ｐの供給を受けた前記デー
タ選択回路９はこれまでのサイクリックに供給していた
固定のプリアンプルデータを禁止して。

入力データａを選択してメモリ回路１に供給する。

また、同期検出信号ｐの供給を受けた前記論理判定回路
１１はメモリ回路１の送出データにの論理レベルを判定
する。つまシ、同期検出信号ｐの供給を受けた時点の送
出データにの論理レベルが、前記プリアンプル信号と同
期信号との論理的結合が正規な状態であるかを判定する
。例えば、正規のプリアンプル信号を“・・・・・・１
ｏ１ｏ１Ｑ”とし、同期信号を”１０１１”とした場合
を考えると、プリアンプル信号の最終ビットの論理レベ
ルは′″０”であることから同期信号を検出する直前に
送出されだ送出データには必ず“０”でなければならな
い。

もし判定結果が正規のプリアンプル信号と同期信号との
結合ビットでなかった場合に論理判定信号ｑを各部に供
給する。論理判定信号ｑの供給を受けた出力位置制御回
路１２は、プリアンプル信号の最終送出データが′１”
であったと判断してメモリ回路１の送出データ取出し位
置を１ビット分前に送出したビット位置よりの送出デー
タＳを選択して送出データｌを送出する。

この論理判定信号ｑと前記同期信号ｐとの検出によって
、これまで読出し専用だったメモリ回路１および書き込
み専用だったメモリ回路２、メモリ回路３を順次読出し
／書込み状態を切換えてデータを送出する。

次にメモリ回路群のデータ読出し／書込みタイミングに
ついて説明する。書込みクロックｂおよび読出しクロッ
クＣは連続して書込み選択回路７および読出し選択回路
８に供給されている。読出し選択回路８は、同期判定回
路１ｏからの同期信号ｐの供給および論理判定回路１１
からの論理判定信号ｑの供給を受けるまでクロックゲー
ト４を介してメモリ回路１に対し蓄積データ読出し用タ
イミングクロックｆを供給する。また、メモリ回路２お
よびメモリ回路３に対しては、クロックゲート６および
クロックゲート６を介して、入力データ書込み用タイミ
ングクロックｇおよびｈを供給する。次に同期判定回路
１ｏからの同期信号ｐおよび論理判定回路１１からの論
理判定信号ｑの供給を受けた読出し選択回路８と書込み
選択回路７は、メモリ回路１に対しては、クロックゲー
ト４を介して入力データ書込み用タイミングクロクｆを
供給し、メモリ回路３に対しても、クロックゲート６を
介して入力データ書込み用タイミング用クロックｆを供
給する。メモリ回路２に対しては、クロックゲート回路
６を介して著積データ読出し用タイミングクロックｇを
供給する。さらに、メモリ回路２の読出し終了検出（図
示せず、例えば、カウンタによる検出など）で、メモリ
回路１に対してクロックゲート４を介し入力データ書込
み用タイミングクロックｆを供給する。メモリ回路２に
対してもクロックゲート５を介し入力データ書込み用タ
イミングクロックｇを供給する。メモリ回路３に対して
は、クロックゲート６を介して蓄積データ読出し用クロ
ックｈを供給する。以上のようにメモリ回路群を順次書
込み／読出し状態にしてそれぞれに蓄積されたデータの
読出しを行なう。このような動作結果得られた各メモリ
回路よりの送出データＥ、送出データｎ、送出データ０
が送出データ選択回路１３に供給される。各送出データ
の供給を受けた前記送出データ選択回路１３は、読出し
選択回路８からの送出切換信号ｒにより各送出データを
選択し送出データｍを送出する。

以上の説明で明らかなように、通信経路を介して入力さ
れる入力データの供給を受ける以前にプリアンプル信号
を再生可能としたために通信経路上で発生したビット消
失を解消できる。このことにより、従来のようにビット
消失によるシステム構成の制限を無くし、最大のシステ
ム構成を構築することが可能となる。

発明の効果 本発明によれば１通信経路上で発生するあるいは送出装
置等で発生するプリアンプルデータの消失によるシステ
ム構成の制限を解消できる。

【図面の簡単な説明】

図は、本発明の一実施例による信号処理回路のブロック
回路図である。 １・・・・・・メモリ回路、２・・・・・・メモリ回路
、３・・・・・・メモリ回路、４・・・・・・クロック
ゲート、６・・・・・・クロックゲート、６・・・・・
・クロックゲート、７・・・・・・書込み選択回路、８
・・・・・・読出し選択回路、９・・・・・・データ選
択回路、１０・・・・・・同期判定回路、１１・・・・
・・論理判定回路、１２・・・・・・出力位置制御回路
、１３・・・・・・送出データ選択回路。

Claims (1)

【特許請求の範囲】
1. シリアルに入力されるデータを蓄積するメモリ回路群を
   備え、前記メモリ回路群への入力データの書込み／読出
   しタイミングを発生する書込み選択回路／読出し選択回
   路および前記書込み／読出しタイミングを制御し前記メ
   モリ回路群に対し書込み／読出しタイミングを供給する
   クロックゲート群とにより前記メモリ回路群を制御する
   手段と、前記メモリ回路群のうち１つのメモリ回路に対
   し固定なサイクリック読出しデータと前記シリアルな入
   力データとを選択するデータ選択回路およびメモリ読出
   しデータの論理レベルを判定する論理判定回路およびそ
   の論理判定回路の判定信号でメモリ回路よりのデータ読
   出し位置を制御する出力位置制御回路を備えかつメモリ
   回路からの読出しデータを制御する手段と、もう１つの
   メモリ回路からの読出しデータから同期信号を判定する
   同期判定回路の判定信号によって前記書込み選択回路お
   よび読出し選択回路を制御する手段と、前記メモリ群制
   御手段および、前記メモリ読出しデータ制御手段および
   メモリ書込み／読出し選択制御手段とにより読出された
   前記メモリ回路群のデータ出力を選択する送出データ選
   択回路手段とを備えたことを特徴とする信号処理回路。