JPH01255334A - 無相関検出型同期回路 - Google Patents
無相関検出型同期回路Info
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- JPH01255334A JPH01255334A JP63083843A JP8384388A JPH01255334A JP H01255334 A JPH01255334 A JP H01255334A JP 63083843 A JP63083843 A JP 63083843A JP 8384388 A JP8384388 A JP 8384388A JP H01255334 A JPH01255334 A JP H01255334A
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- 238000001514 detection method Methods 0.000 claims description 20
- 238000012544 monitoring process Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
光通信システムに使用される同期回路に関し、フレーム
ビット以外のビット監視により、余剰ビットのすべてが
フレームパターン不一致を認識した後に、確実に同期保
護を確立する無相関検出型同期回路を提供することを目
的とし、所定の周期でフレームビットを含む入力データ
を所定のビット数蓄えて順次シフトするシフトレジスタ
と、シフトレジスタの所定のビットを入力して入力デー
タのフレームビットを検出するフレ−ムビット検出回路
と、所定のビット数のクロック入力毎に所定のパルスを
出力するリングカウンタと、フレームビット検出回路の
出力信号とリングカウンタの出力とから、フレームビッ
トの検出による同期引き込みを確認する保護回路とを有
する同期回路において、フレーム周期にわたってビット
の監視を行うことにより、フレームビット以外の特定の
ビットがフレームパターンを連続的には満足しないこと
を認識する相関メモリを設け、相関メモリの出力をフレ
ームビット検出回路の入力端子に加え、フレームビット
検出回路の出力を相関メモリの入力端子に加え、相関メ
モリによりフレームビット以外の全ビットをフレームビ
ットでないと認識した場合に、保護回路の同期保護を確
立することを可能とするように構成する。
ビット以外のビット監視により、余剰ビットのすべてが
フレームパターン不一致を認識した後に、確実に同期保
護を確立する無相関検出型同期回路を提供することを目
的とし、所定の周期でフレームビットを含む入力データ
を所定のビット数蓄えて順次シフトするシフトレジスタ
と、シフトレジスタの所定のビットを入力して入力デー
タのフレームビットを検出するフレ−ムビット検出回路
と、所定のビット数のクロック入力毎に所定のパルスを
出力するリングカウンタと、フレームビット検出回路の
出力信号とリングカウンタの出力とから、フレームビッ
トの検出による同期引き込みを確認する保護回路とを有
する同期回路において、フレーム周期にわたってビット
の監視を行うことにより、フレームビット以外の特定の
ビットがフレームパターンを連続的には満足しないこと
を認識する相関メモリを設け、相関メモリの出力をフレ
ームビット検出回路の入力端子に加え、フレームビット
検出回路の出力を相関メモリの入力端子に加え、相関メ
モリによりフレームビット以外の全ビットをフレームビ
ットでないと認識した場合に、保護回路の同期保護を確
立することを可能とするように構成する。
本発明は光通信システムに使用される同期回路の改良に
関するものである。
関するものである。
この際、フレームビット以外のビット監視により、余剰
ビットのすべてがフレームパターン不一致を認識した後
に、確実に同期保護を確立することのできる同期回路が
要望されている。
ビットのすべてがフレームパターン不一致を認識した後
に、確実に同期保護を確立することのできる同期回路が
要望されている。
（従来の技術）
第３図は一例のフレームビットを含むデータの構成を示
す図である。
す図である。
第４図は従来例の回路構成ブロック図である。
第４図において、シフトレジスタ１に入力するデータは
、例えば第３図（ｂ）に示すように１１ビツト毎にフレ
ームビットＦ１、日を有するものとする。
、例えば第３図（ｂ）に示すように１１ビツト毎にフレ
ームビットＦ１、日を有するものとする。
上記データ及びクロックをシフトレジスタ１内のフリッ
プフロップ（以下ＰＦと称する）１−１のＤ及びＣ入力
端子に加え、クロックにより順次データをシフトレジス
タｌ内の後段のＦＦにシフトさせる。
プフロップ（以下ＰＦと称する）１−１のＤ及びＣ入力
端子に加え、クロックにより順次データをシフトレジス
タｌ内の後段のＦＦにシフトさせる。
そして、ＦＦｌ−１及びシフトレジスタ１の出力に接続
されるＦＰＩ−１２のＱ出力のデータを、排他的論理和
回路（以下Ｅｘ ＯＲ回路と称する）２の２つの入力端
子に加える。
されるＦＰＩ−１２のＱ出力のデータを、排他的論理和
回路（以下Ｅｘ ＯＲ回路と称する）２の２つの入力端
子に加える。
今、第３図０）ｌに示すようにフレームビットＦ１、Ｐ
ｌが１１ビツト毎に′″１”と“０”を繰り返すとする
と、Ｅｘ ＯＲ回路２の特性から２つの入力の一方が６
１”で他方が“０”の時“１“ （即ち“Ｈルーベル）
を出力する。（それ以外の場合は“Ｏ” （即ち“し
”レベル）を出力する）。このＥｘ ＯＲ回路２の出力
を分岐して、一方をＯＲ回路９の一方の入力端子に加え
る。ＯＲ回路９の他方の２つの入力端子には保護出力と
ｌ／１１リングカウンタ４からの１７１１出力を加える
。この囲回路９の出力をＡＮＤ回路３の一方の入力端子
に加え、非同期時のフレームパターン不一致により１／
１１リングカウンタ４へのクロック入力を禁止すること
により、ハンティングを行う。
ｌが１１ビツト毎に′″１”と“０”を繰り返すとする
と、Ｅｘ ＯＲ回路２の特性から２つの入力の一方が６
１”で他方が“０”の時“１“ （即ち“Ｈルーベル）
を出力する。（それ以外の場合は“Ｏ” （即ち“し
”レベル）を出力する）。このＥｘ ＯＲ回路２の出力
を分岐して、一方をＯＲ回路９の一方の入力端子に加え
る。ＯＲ回路９の他方の２つの入力端子には保護出力と
ｌ／１１リングカウンタ４からの１７１１出力を加える
。この囲回路９の出力をＡＮＤ回路３の一方の入力端子
に加え、非同期時のフレームパターン不一致により１／
１１リングカウンタ４へのクロック入力を禁止すること
により、ハンティングを行う。
このｌ／１１リングカウンタ４の出力を保護回路５のＦ
Ｆ５−１のＣ入力端子にクロックとして加える。
Ｆ５−１のＣ入力端子にクロックとして加える。
上記ＦＦ５−１のＤ入力端子には、ｆ！ｘ ＯＲ回路２
の出力を加える。この結果、ｌ／１１リングカウンタ４
の出力クロックがＦＦ５−１のＣ入力端子に加えられる
毎に（即ち、Ｅｘ ＯＲ回路２でフレームビットを検出
する毎に）、上記″１１”レベルの値がＦＦ５−１のＤ
入力端子に加えられる。そして、Ｅｘ ＯＲ回路２にお
いてフレームビットが検出される毎に、順次“１１″
レベルのデータがＦＦ５−１〜ＦＦ５−８にシフトされ
ていく。
の出力を加える。この結果、ｌ／１１リングカウンタ４
の出力クロックがＦＦ５−１のＣ入力端子に加えられる
毎に（即ち、Ｅｘ ＯＲ回路２でフレームビットを検出
する毎に）、上記″１１”レベルの値がＦＦ５−１のＤ
入力端子に加えられる。そして、Ｅｘ ＯＲ回路２にお
いてフレームビットが検出される毎に、順次“１１″
レベルのデータがＦＦ５−１〜ＦＦ５−８にシフトされ
ていく。
上記１’Ｆ５４〜５−８のＱ出力のデータをＮＡＮＤ回
路６に加える。その結果、ＮＡＮＤ回路６の８個の入力
がすべて１１″ レベルの時、ＮＡＮＤ回路６は″Ｌ″
レベルの値を出力する。そして、この時ＮＡＮＤ回路６
の出力によりＦＦ８がプリセットされ、Ｑ出力（同期保
護出力）が“Ｈ”レベルとなり、同期引き込みが行われ
たと判定する。
路６に加える。その結果、ＮＡＮＤ回路６の８個の入力
がすべて１１″ レベルの時、ＮＡＮＤ回路６は″Ｌ″
レベルの値を出力する。そして、この時ＮＡＮＤ回路６
の出力によりＦＦ８がプリセットされ、Ｑ出力（同期保
護出力）が“Ｈ”レベルとなり、同期引き込みが行われ
たと判定する。
しかしながら上述の回路においては、例えば８１０ Ｍ
ｂ／ｓの光伝送システムにおいて２チヤネルの４０５
Ｍｂ／ｓの信号を合成して伝送しているが、それぞれの
４０５ Ｍｂ／ｓのチャネルは単にクロックで２分割し
ているだけであり、１．２チヤネルのシステムを識別す
るのは、各チャネルに含まれるオーダワイヤ信号（電話
回線）の交番パターンを有するフレームビットの一致／
不一致の判定をもって行っている。
ｂ／ｓの光伝送システムにおいて２チヤネルの４０５
Ｍｂ／ｓの信号を合成して伝送しているが、それぞれの
４０５ Ｍｂ／ｓのチャネルは単にクロックで２分割し
ているだけであり、１．２チヤネルのシステムを識別す
るのは、各チャネルに含まれるオーダワイヤ信号（電話
回線）の交番パターンを有するフレームビットの一致／
不一致の判定をもって行っている。
しかし、オーダワイヤ信号が擬似同期を引き起こしてし
まうパターンを含んでいる場合（例えば２ＫＩＩｚの正
弦波信号等）、誤ったビット位置でシステム選択の判定
を行うので、正しいチャネルでの同期引き込みに障害が
起こってくるという問題点があった。
まうパターンを含んでいる場合（例えば２ＫＩＩｚの正
弦波信号等）、誤ったビット位置でシステム選択の判定
を行うので、正しいチャネルでの同期引き込みに障害が
起こってくるという問題点があった。
したがって本発明の目的は、フレームビット以外のビッ
ト監視により、余剰ビットのすべてがフレームパターン
不一致を認識した後に、確実に同期保護を確立すること
のできる同期回路を提供することにある。
ト監視により、余剰ビットのすべてがフレームパターン
不一致を認識した後に、確実に同期保護を確立すること
のできる同期回路を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、所定の周期でフレームビットを含
む入力データを所定のビット数蓄えて順次シフトするシ
フトレジスタ１００と、シフトレジスタ１００の所定の
ビットを入力して入力データのフレームビットを検出す
るフレームビット検出回路２００と、所定のビット数の
クロック入力毎に所定のパルスを出力するリングカウン
タ４００と、フレームビット検出回路２００の出力信号
とリングカウンタ４００の出力とから、フレームビット
の検出による同期引き込みを確認する保護回路５００と
を有する同期回路において、７００はその出力がフレー
ムビット検出回路２００の入力端子に加えられ、その入
力端子にフレームビット検出回路２００の出力が加えら
れ、フレーム周期にわたってビットの監視を行うことに
より、フレームビット以外の特定のビットがフレームパ
ターンを連続的には満足しないことを認識する相関メモ
リである。
む入力データを所定のビット数蓄えて順次シフトするシ
フトレジスタ１００と、シフトレジスタ１００の所定の
ビットを入力して入力データのフレームビットを検出す
るフレームビット検出回路２００と、所定のビット数の
クロック入力毎に所定のパルスを出力するリングカウン
タ４００と、フレームビット検出回路２００の出力信号
とリングカウンタ４００の出力とから、フレームビット
の検出による同期引き込みを確認する保護回路５００と
を有する同期回路において、７００はその出力がフレー
ムビット検出回路２００の入力端子に加えられ、その入
力端子にフレームビット検出回路２００の出力が加えら
れ、フレーム周期にわたってビットの監視を行うことに
より、フレームビット以外の特定のビットがフレームパ
ターンを連続的には満足しないことを認識する相関メモ
リである。
そして、相関メモリ７００によりフレームビット以外の
全ビットをフレームビットでないと認識した場合に、保
護回路５００の同期保護を確立することを可能とする。
全ビットをフレームビットでないと認識した場合に、保
護回路５００の同期保護を確立することを可能とする。
第１図に示す相関メモリ７００において、相関メモリ７
００の入力端子にフレームビット検出回路２００の出力
を加え、その出力をフレームビット検出回路２００の入
力端子に加え、フレーム周期にわたってビットの監視を
行うことにより、フレームビット以外の特定のビットが
フレームパターンを連続的には満足しないことを認識す
る。
００の入力端子にフレームビット検出回路２００の出力
を加え、その出力をフレームビット検出回路２００の入
力端子に加え、フレーム周期にわたってビットの監視を
行うことにより、フレームビット以外の特定のビットが
フレームパターンを連続的には満足しないことを認識す
る。
そして、相関メモリ７００によりフレームビット以外の
全ビットをフレームビットでないと認識した場合に、保
護回路５００により同期保護を確立することができる。
全ビットをフレームビットでないと認識した場合に、保
護回路５００により同期保護を確立することができる。
〔実施例〕
第２図は本発明の実施例の回路構成ブロック図である。
全図を通じて同一符号は同一対象物を示す。
第２図において、１６個のＰＦＩＯ−１〜１０−１６か
らなる１６ビツトのシフトレジスタ１０のうちＦＦｌ０
−１．１０−２及びシフトレジスタ１０の出力に接続し
たＦｒ１ＩＯ−１７，１０−１８のＱ端子の出力を、デ
コーダ１１の入力端子Ａ、Ｂ、Ｃ及びＤにそれぞれ入力
する。このデータ列のフレームビットは第３図（ａｌに
示すように２ビツトＦ１、Ｆ２からなり、１６ビツト毎
に繰り返す構成になっているとする。そして、例えばフ
レームピッ１−Ｆｌ、Ｆ２が同図に示すように“１″、
“０”と“０”、“１”のパターンを交互に繰り返すも
のとすると、デコーダ１１のＡ、Ｂ、Ｃ，Ｄ端子には“
ｌ”、“０”、′Ｏ”、′１”又は“θ″、′１”、“
１“、“０″の値が入力される。これを１０進法の値に
変換すると、９又は６となる。したがってデコーダ１１
の入力が９又は６の時は、デコーダ１１にフレームビッ
トを入力していると見なされるので、この時、デコーダ
１１は例えば“し” レベルの信号を出力するものとす
る。（その他の時は“１１＃ レベルの信号を出力する
）。
らなる１６ビツトのシフトレジスタ１０のうちＦＦｌ０
−１．１０−２及びシフトレジスタ１０の出力に接続し
たＦｒ１ＩＯ−１７，１０−１８のＱ端子の出力を、デ
コーダ１１の入力端子Ａ、Ｂ、Ｃ及びＤにそれぞれ入力
する。このデータ列のフレームビットは第３図（ａｌに
示すように２ビツトＦ１、Ｆ２からなり、１６ビツト毎
に繰り返す構成になっているとする。そして、例えばフ
レームピッ１−Ｆｌ、Ｆ２が同図に示すように“１″、
“０”と“０”、“１”のパターンを交互に繰り返すも
のとすると、デコーダ１１のＡ、Ｂ、Ｃ，Ｄ端子には“
ｌ”、“０”、′Ｏ”、′１”又は“θ″、′１”、“
１“、“０″の値が入力される。これを１０進法の値に
変換すると、９又は６となる。したがってデコーダ１１
の入力が９又は６の時は、デコーダ１１にフレームビッ
トを入力していると見なされるので、この時、デコーダ
１１は例えば“し” レベルの信号を出力するものとす
る。（その他の時は“１１＃ レベルの信号を出力する
）。
上記デコーダ１１の出力をＡＮＤ回路１２に入力する。
ＡＮＤ回路１２０２つ、の入力のいずれかが９及び６の
時、ＡＮＤ回路１２の出力は″し”レベルとなる。この
出力をＯＲ回路１３の一方の入力端子に加える。ＯＲ回
路１３の他方の入力端子には、後述する相関メモリ７０
のＦＦ７Ｏ−１６のＱ出力（これはその前迄のフレ−ム
周期で蓄積された対応ビットの相関出力となっている）
を加える。ＯＲ回路１３の出力を分岐して、一方を相関
メモリ７０のＦＦ７０−１のＤ入力端子に加える。相関
メモリ７０において、ＦＦ７０−１のＤ入力端子に加え
られた“Ｌ”レベルの信号は、Ｃ入力端子に加えられる
クロックによりＦＦ７０−２〜ＦＦ７Ｏ−１６に順次転
送される。そして、ＦＦ７Ｏ−１６のＱ出力端子から出
力され、前述のＯＲ回路１３の他方の入力端子に加えら
れる。
時、ＡＮＤ回路１２の出力は″し”レベルとなる。この
出力をＯＲ回路１３の一方の入力端子に加える。ＯＲ回
路１３の他方の入力端子には、後述する相関メモリ７０
のＦＦ７Ｏ−１６のＱ出力（これはその前迄のフレ−ム
周期で蓄積された対応ビットの相関出力となっている）
を加える。ＯＲ回路１３の出力を分岐して、一方を相関
メモリ７０のＦＦ７０−１のＤ入力端子に加える。相関
メモリ７０において、ＦＦ７０−１のＤ入力端子に加え
られた“Ｌ”レベルの信号は、Ｃ入力端子に加えられる
クロックによりＦＦ７０−２〜ＦＦ７Ｏ−１６に順次転
送される。そして、ＦＦ７Ｏ−１６のＱ出力端子から出
力され、前述のＯＲ回路１３の他方の入力端子に加えら
れる。
この結果、相関メモリ出力及びＡＮＤ回路１２において
フレームビットが検出された時、ＯＲ回路１３からはフ
レームビットの一敗を示す“Ｌルーベルの信号が出力さ
れる。このＯＲ回路１３の分岐した出力が保護回路５０
のＦＦ５０−１のＤ入力端子に加えられる。
フレームビットが検出された時、ＯＲ回路１３からはフ
レームビットの一敗を示す“Ｌルーベルの信号が出力さ
れる。このＯＲ回路１３の分岐した出力が保護回路５０
のＦＦ５０−１のＤ入力端子に加えられる。
前述の相関メモリ７０において、ＮＡＮＤ回路７３には
ＦＦ７０−１〜７０−１５のＱ出力（今の場合全余剰ビ
ット無相関で“■”レベル）を加えているため、ＮＡＮ
Ｄ回路７３の出力は″Ｌ″ルベルとなる。その出力をＦ
Ｆ７７のＤ入力端子に加え、正常時には１６個のクロッ
ク入力毎に１個パルスを出力するリングカウンタ４０の
出力を、クロックとしてＦＦ７７のクロック端子Ｃに加
える。そして、フレームビットのタイミングでフレーム
ビット以外の余剰ビット全てが相関なしと認識された時
点でｄ端子から“１１”レベルの信号を出力する。
ＦＦ７０−１〜７０−１５のＱ出力（今の場合全余剰ビ
ット無相関で“■”レベル）を加えているため、ＮＡＮ
Ｄ回路７３の出力は″Ｌ″ルベルとなる。その出力をＦ
Ｆ７７のＤ入力端子に加え、正常時には１６個のクロッ
ク入力毎に１個パルスを出力するリングカウンタ４０の
出力を、クロックとしてＦＦ７７のクロック端子Ｃに加
える。そして、フレームビットのタイミングでフレーム
ビット以外の余剰ビット全てが相関なしと認識された時
点でｄ端子から“１１”レベルの信号を出力する。
上記ＦＦ７７のｄ出力を保護回路５０内のＮＡＮＤ回路
５２に加える。保護回路５０内のＦＦ５０−１〜５０−
４のｄ出力は、現行のフレーム検出ビット位置で４フレ
一ム周期にわたりフレームパターンを満足した場合全て
“Ｈ”レベルとなり、これをＮＡＮＤ回路５２に加える
。
５２に加える。保護回路５０内のＦＦ５０−１〜５０−
４のｄ出力は、現行のフレーム検出ビット位置で４フレ
一ム周期にわたりフレームパターンを満足した場合全て
“Ｈ”レベルとなり、これをＮＡＮＤ回路５２に加える
。
この結果、ＮＡＮＤ回路５２の出力が“Ｌ”レベルにな
るとＦＦ５３の同期保護出力が同期確立方向にラッチさ
れることになる。一方、８フレ一ム周期にわたりフレー
ムパターンを満足しない場合はＰＦ５０−１〜５０−８
のＱ出力が全て“Ｈ″レベルなり、ＮＡＮＤ回路５１の
出力はＬ”レベルとなり、ＦＦ５３の同期保護出力は非
同期方向にラッチされる。
るとＦＦ５３の同期保護出力が同期確立方向にラッチさ
れることになる。一方、８フレ一ム周期にわたりフレー
ムパターンを満足しない場合はＰＦ５０−１〜５０−８
のＱ出力が全て“Ｈ″レベルなり、ＮＡＮＤ回路５１の
出力はＬ”レベルとなり、ＦＦ５３の同期保護出力は非
同期方向にラッチされる。
尚、同期引き込みが行われた時、フレームビット以外の
ビットにフレームビットと同じビット符号が現れるビッ
トエラーが生じた時、ＦＦ７６のＱ出力の“Ｌ”レベル
の信号により、相関メモリ７０のＦＦ７０−１〜ＴＯ−
１６を“Ｌ”レベルにリセットする。したがって同期確
立時は、相関メモリの機能は停止していると考えてよい
。
ビットにフレームビットと同じビット符号が現れるビッ
トエラーが生じた時、ＦＦ７６のＱ出力の“Ｌ”レベル
の信号により、相関メモリ７０のＦＦ７０−１〜ＴＯ−
１６を“Ｌ”レベルにリセットする。したがって同期確
立時は、相関メモリの機能は停止していると考えてよい
。
今、同期引き込みがはずれた時ＰＦ５３のＲＥＳ側のＱ
出力端子は“■”レベルの信号を出力し、この出力がク
ロックィンヒピット回路８０のＮＡＮＤ回路８２に加え
られる。ＯＲ回路１３の“ＩＩ”レベルの出力をｐｐｓ
。
出力端子は“■”レベルの信号を出力し、この出力がク
ロックィンヒピット回路８０のＮＡＮＤ回路８２に加え
られる。ＯＲ回路１３の“ＩＩ”レベルの出力をｐｐｓ
。
−１，８０−２によりタイミングを遅らせて上記ＮＡＮ
Ｄ回路８２に加え、得られるＮＡＮＤ回路８２の“Ｌ”
レベルの出力信号をＦＦ８０−５を介してＡＮＤ回路４
９の一方の入力端子に加え、他方の入力端子に加えたク
ロックをインヒビットしへＮＤ回路４９から出力しない
ようにする。そして、フレームビットが検出された時Ｆ
Ｆ８０−５のＱ出力のＨ”レベルの信号をＡＮＤ回路４
９に加えることにより、リングカウンタ４０から“Ｈ”
レベルのパルスを出力して、保護回路５０において同期
保護を確立する。尚、ＦＦ４Ｏ−１−ＦＦ４０−８及び
ＦＦ４３とＡＮＤ回路４６により、基本クロックを１６
分周している。これにより、保護タイミングとハンティ
ングに関わるフレームビット検出タイミングを作ってい
る。
Ｄ回路８２に加え、得られるＮＡＮＤ回路８２の“Ｌ”
レベルの出力信号をＦＦ８０−５を介してＡＮＤ回路４
９の一方の入力端子に加え、他方の入力端子に加えたク
ロックをインヒビットしへＮＤ回路４９から出力しない
ようにする。そして、フレームビットが検出された時Ｆ
Ｆ８０−５のＱ出力のＨ”レベルの信号をＡＮＤ回路４
９に加えることにより、リングカウンタ４０から“Ｈ”
レベルのパルスを出力して、保護回路５０において同期
保護を確立する。尚、ＦＦ４Ｏ−１−ＦＦ４０−８及び
ＦＦ４３とＡＮＤ回路４６により、基本クロックを１６
分周している。これにより、保護タイミングとハンティ
ングに関わるフレームビット検出タイミングを作ってい
る。
又、相手局から呼び出しがかかった時、ＮＯＲ回路９１
．９２にＦＦ４０−３．４０−４の８分周したＱ出力（
Ｓｌ、Ｓ２）を入力し、他方の入力端子にはリングカウ
ンタ４０の２分周位相クロックを入力してｌ／１６のタ
イミングをとる。この出力をＦＦ９０−１．９０−２の
Ｃ入力端子にクロックとして入力する。ＦＦ９０−１．
９０−２のＤ入力端子にはシフトレジスタ１０の出力デ
ータ（“ＩＩ” レベル）をＦＦ８０−４を介して１７
２ビツトずらせて入力する。呼び出しがかかっている時
にはＦＦ９０−１〜９０−４は“Ｈ” レベルの信号を
出力し、その結果ＮＡＮＤ回路９３の出力はＬ”レベル
になり、自局の電話のブザーを鳴らす。（この時は正常
の場合である）。
．９２にＦＦ４０−３．４０−４の８分周したＱ出力（
Ｓｌ、Ｓ２）を入力し、他方の入力端子にはリングカウ
ンタ４０の２分周位相クロックを入力してｌ／１６のタ
イミングをとる。この出力をＦＦ９０−１．９０−２の
Ｃ入力端子にクロックとして入力する。ＦＦ９０−１．
９０−２のＤ入力端子にはシフトレジスタ１０の出力デ
ータ（“ＩＩ” レベル）をＦＦ８０−４を介して１７
２ビツトずらせて入力する。呼び出しがかかっている時
にはＦＦ９０−１〜９０−４は“Ｈ” レベルの信号を
出力し、その結果ＮＡＮＤ回路９３の出力はＬ”レベル
になり、自局の電話のブザーを鳴らす。（この時は正常
の場合である）。
多重化装置等のパネルを挿抜する時、エラービットが発
生しブザーが鳴ることがあるが、これを上述したように
本発明による擬似同期禁止機能と２段の保護回路（ＦＦ
９０−１〜ＰＦ９０−４）により防ぐことができる。
生しブザーが鳴ることがあるが、これを上述したように
本発明による擬似同期禁止機能と２段の保護回路（ＦＦ
９０−１〜ＰＦ９０−４）により防ぐことができる。
以上説明のように本発明によれば、フレームビット以外
のビット監視により、余剰ビットのすべてがフレームパ
ターン不一致を認識した後に、確実に同期保護を確立す
ることができる。
のビット監視により、余剰ビットのすべてがフレームパ
ターン不一致を認識した後に、確実に同期保護を確立す
ることができる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路構成ブロック図、第３図
は一例のフレームビットを含むデータの構成を示す図、 第４図は従来例の回路構成ブロック図である。 図において １００はシフＩ−レジスタ、 ２００はフレームビット検出回路、 ４００はリングカウンタ、 ５００は保護回路、７００は相関メモリを示す。
は一例のフレームビットを含むデータの構成を示す図、 第４図は従来例の回路構成ブロック図である。 図において １００はシフＩ−レジスタ、 ２００はフレームビット検出回路、 ４００はリングカウンタ、 ５００は保護回路、７００は相関メモリを示す。
Claims (1)
- 【特許請求の範囲】 所定の周期でフレームビットを含む入力データを所定の
ビット数蓄えて順次シフトするシフトレジスタ（１００
）と、該シフトレジスタ（１００）の所定のビットを入
力して該入力データのフレームビットを検出するフレー
ムビット検出回路（２００）と、所定のビット数のクロ
ック入力毎に所定のパルスを出力するリングカウンタ（
４００）と、該フレームビット検出回路（２００）の出
力信号と該リングカウンタ（４００）の出力とから、フ
レームビットの検出による同期引き込みを確認する保護
回路（５００）とを有する同期回路において、 フレーム周期にわたってビットの監視を行うことにより
、フレームビット以外の特定のビットがフレームパター
ンを連続的には満足しないことを認識する相関メモリ（
７００）を設け、該相関メモリ（７００）の出力を該フ
レームビット検出回路（２００）の入力端子に加え、該
フレームビット検出回路（２００）の出力を該相関メモ
リ（７００）の入力端子に加え、該相関メモリ（７００
）によりフレームビット以外の全ビットをフレームビッ
トでないと認識した場合に、保護回路（５００）の同期
保護を確立することを可能とすることを特徴とする無相
関検出型同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083843A JPH01255334A (ja) | 1988-04-05 | 1988-04-05 | 無相関検出型同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083843A JPH01255334A (ja) | 1988-04-05 | 1988-04-05 | 無相関検出型同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255334A true JPH01255334A (ja) | 1989-10-12 |
Family
ID=13813990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083843A Pending JPH01255334A (ja) | 1988-04-05 | 1988-04-05 | 無相関検出型同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017118173A (ja) * | 2015-12-21 | 2017-06-29 | 株式会社東芝 | 検出装置および無線通信装置 |
-
1988
- 1988-04-05 JP JP63083843A patent/JPH01255334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017118173A (ja) * | 2015-12-21 | 2017-06-29 | 株式会社東芝 | 検出装置および無線通信装置 |
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