JP2017118173A

JP2017118173A - 検出装置および無線通信装置

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Publication number: JP2017118173A
Application number: JP2015248418A
Authority: JP
Inventors: 岳林馬; Yuelin Ma
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-12-21
Filing date: 2015-12-21
Publication date: 2017-06-29
Anticipated expiration: 2035-12-21
Also published as: JP6396278B2; US20170180109A1; US10091043B2

Abstract

【課題】巡回シフトや周波数選択性フェージングに影響されず、より適切にタイミングを同期可能な検出装置および無線通信装置を提供する。【解決手段】検出装置は、デコリレーションフィルタ部と、境界検出部と、を備える。デコリレーションフィルタ部は、入力信号が、同期処理に用いられる予め定められた特定信号である場合に、入力信号を抑制した出力信号を生成する。境界検出部は、出力信号の変化に基づいて、入力信号に含まれる特定信号の終端を示す境界を検出する。【選択図】図１

Description

本発明の実施形態は、検出装置および無線通信装置に関する。

ＩＥＥＥ８０２．１１．ａ／ｎ／ａｃなどの無線ＬＡＮ（Local Area Network）では、フレームのプリアンブルに含まれる複数のトレーニングシーケンスを用いてタイミングが同期される。例えば、受信信号と遅延させた受信信号との相互相関を算出し、各トレーニングシーケンスに相当する相互相関のピークを検出することにより、タイミングを同期する技術が知られている。

米国特許出願公開第２０１０／００９１７４２号明細書

Peh, Ho Huat, et al. "Frequency-domain timing synchronization for IEEE 802.11n communications systems." Personal Indoor and Mobile Radio Communications (PIMRC), 2011 IEEE 22nd International Symposium on. IEEE, 2011.

しかしながら、ピークの検出を用いる技術では、適切にタイミングを同期できない場合があった。例えば、巡回シフトが使用されるマルチアンテナ転送、または、周波数選択性フェージングを用いる構成などでは、シフトまたはフェージングの影響によりピークが正しく検出されず、同期に失敗する場合があった。同期に失敗すると、受信信号は正しく復調できなくなる。

実施形態の検出装置は、デコリレーションフィルタ部と、境界検出部と、を備える。デコリレーションフィルタ部は、入力信号が、同期処理に用いられる予め定められた特定信号である場合に、入力信号を抑制した出力信号を生成する。境界検出部は、出力信号の変化に基づいて、入力信号に含まれる特定信号の終端を示す境界を検出する。

第１の実施形態にかかる無線通信装置のブロック図。第１の実施形態にかかる検出装置のブロック図。第１の実施形態に適用できる受信信号のフレーム構造を示す図。第１の実施形態における同期検出処理のフローチャート。各部で出力される信号間の関係を示す図。デコリレーションフィルタの周波数応答を示す図。第１の実施形態のデコリレーションフィルタの構成例を示す図。ＳＴＳの周期的な特性を示す図。第２の実施形態にかかる検出装置のブロック図。

以下に添付図面を参照して、この発明にかかる検出装置の好適な実施形態を詳細に説明する。

（第１の実施形態）
上記のように、ピークの検出を用いた同期技術では、巡回シフトまたはフェージングの影響によりピークが正しく検出されず、同期に失敗する場合があった。また、信号の自己相関に基づく同期はノイズの影響をうけやすいため、ＳＮＲ（Signal to Noise Ratio）が低い環境では信頼性が低いという問題があった。なお、トレーニングシーケンスは、同期の前に実行される自動ゲイン制御（ＡＧＣ：Automatic Gain Control）にも利用されるため、複数のトレーニングシーケンスのうち一部しか同期に利用できないこともある。自己相関に基づく同期は、このことに起因して信頼性が低下する可能性もある。

第１の実施形態では、繰り返されるトレーニングシーケンスを抑制するためのフィルタ（デコリレーションフィルタ）を用いる。デコリレーションフィルタは、トレーニングシーケンスに対応して繰り返されるピークを検出するのではなく、トレーニングシーケンスが入力された場合に、非常に小さいパワー（例えばゼロ）の信号を出力する。デコリレーションフィルタは、トレーニングシーケンスのみを抑制し、他の信号はそのまま残す。従って、トレーニングシーケンスと、その後に続く信号との境界で、デコリレーションフィルタからの出力値の上昇が検出できる。同期は、出力値のサンプリング、および、サンプリングした出力値の上昇を検出することにより実行される。

このように、本実施形態は、相互相関のピークは検出しないため、巡回シフトや周波数選択性フェージングに対してよりロバスト（頑強）になる。また、自己相関を算出しないため、ＳＮＲが低い環境に対してもロバストになる。

図１は、第１の実施形態にかかる無線通信装置１０の構成の一例を示すブロック図である。図１に示すように、無線通信装置１０は、アンテナ１１と、周波数変換部１２と、ＡＤ（アナログデジタル）変換部１３と、検出装置１００と、信号処理部１４と、を備えている。なお、図１の構成は一例であり、その他の機能部（例えばフィルタ、増幅部など）をさらに備えていてもよい。

アンテナ１１は、通信相手となる装置（送信装置）から送信された無線信号を受信する。周波数変換部１２は、受信された無線信号をダウンコンバートしてベースバンド信号を出力する。ＡＤ変換部１３は、アナログのベースバンド信号をデジタル信号（受信信号）に変換する。

検出装置１００は、入力信号（入力された受信信号）から同期タイミングを検出する。例えば検出装置１００は、複数のトレーニングシーケンスと、トレーニングシーケンスに続く信号との境界を検出し、境界を検出したことを示す信号を出力する。検出装置１００の詳細な構成は後述する。

信号処理部１４は、検出装置１００により検出されたタイミングに同期させることにより、受信信号に対する各種処理を実行する。信号処理部１４は、例えば、より微細なタイミング同期（微同期）、ＦＦＴ（Fast Fourier Transform）、チャネル推定、および、復調などの処理を実行する。信号処理部１４による処理はこれに限られるものではなく、検出装置１００で同期タイミングが検出された後の受信信号に対する処理であればどのような処理であってもよい。

次に、検出装置１００の構成について説明する。図２は、第１の実施形態にかかる検出装置１００の詳細な構成の一例を示すブロック図である。図２に示すように、検出装置１００は、乗算部１０１と、マッチドフィルタ１０２と、開始検出部１０３と、ゲイン制御部１０４と、遅延部１０５と、パルス生成部１０６と、デコリレーションフィルタ１０７と、移動平均算出部１０８と、境界検出部１０９と、を備えている。

乗算部１０１は、ゲイン制御部１０４から出力されるゲイン調整値を受信信号に乗算する。乗算部１０１は、例えば、可変ゲイン増幅器、および、デジタルドメインでの乗算器などにより構成することができる。乗算部１０１の代わりに、ＡＤ変換部１３の基準電圧レベルを調整する機能を利用してもよい。このように、乗算部１０１は、ゲイン制御部１０４によるゲイン調整が実現できる機能を備えていればよい。

マッチドフィルタ１０２は、受信信号と特定信号との相関を示す相関信号を出力する相関算出部として機能する。特定信号は、例えば、同期処理に用いられる予め定められた信号である。例えば特定信号は、ＩＥＥＥ８０２．１１．ａ／ｎ／ａｃなどで用いられるショートトレーニングシーケンス（ＳＴＳ）である。

図３は、本実施形態に適用できる受信信号のフレーム構造の一例を示す図である。図３に示すように、受信信号のフレームは、プリアンブルフィールド３０１と、信号フィールド３０２と、データフィールド３０３と、を含む。

プリアンブルフィールド３０１は、トレーニング信号を含む。トレーニング信号は、さらに、ショートトレーニングフィールド（ＳＴＦ）３１１と、ロングトレーニングフィールド（ＬＴＦ）３１２とに分けられる。ＳＴＦ３１１は、繰り返される複数のショートトレーニングシーケンス（ＳＴＳ）を含む。ＬＴＦ３１２は、ＳＴＳより個数が少なく、長いトレーニングシーケンスであるロングトレーニングシーケンス（ＬＴＳ）を含む。

本実施形態では、ＳＴＳを用いて同期を実行するため、ＬＴＳは受信信号に含まれていなくてもよい。すなわち、図３のＳＴＳなどに相当する特定信号を含む信号であれば、あらゆる受信信号に対して本実施形態を適用できる。

信号フィールド３０２は、プリアンブルフィールド３０１以外の情報を含むフィールドである。例えば信号フィールド３０２は、ＰＬＣＰ（Physical Layer Convergence Protocol）ヘッダなどを含む。データフィールド３０３は、受信するデータを含むフィールドである。

図１に戻り、マッチドフィルタ１０２は、例えば図３のＳＴＳと高い相関を示すように構成される。従って、入力信号がマッチドフィルタ１０２に適合すると、マッチドフィルタ１０２の出力にピークが出現する。マッチドフィルタ１０２の出力は、開始検出部１０３およびゲイン制御部１０４で利用される。

開始検出部１０３は、信号（フレーム）の受信が開始されたか否かを検出する。到着する前はノイズのみが存在する。従って、開始検出部１０３は、受信信号の振幅またはパワーの立ち上がりエッジを検出することにより、信号の受信開始を検出する。開始検出部１０３は、信号の開始を検出した場合、イネーブル信号をゲイン制御部１０４および遅延部１０５に出力する。

ゲイン制御部１０４は、イネーブル信号の受信を契機としてＡＧＣを開始する。ゲイン制御部１０４は、受信信号のパワーを自動的に調整することにより、使用できるダイナミックレンジを最大化するとともに、乗算部１０１などのフロントエンドへのオーバーローディングを回避する。例えばゲイン制御部１０４は、ゲイン調整値を乗算部１０１にフィードバックする。乗算部１０１は、受信信号にゲイン調整値を乗じることにより、受信信号のパワーを調整する。

遅延部１０５は、ゲイン制御部１０４によるＡＧＣと整合させるために、開始検出部１０３から出力されたイネーブル信号を遅延させる。例えば遅延部１０５は、ＡＧＣのために確保される時間の分、イネーブル信号を遅延させる。

パルス生成部１０６は、遅延されたイネーブル信号の入力に応じて、パルス信号を生成する。パルス生成部１０６は、例えばＳＴＳと同じ間隔でパルス信号を生成する。パルス信号の生成間隔はこれに限られるものではなく、境界検出部１０９による境界の検出精度に影響しなければどのような間隔であってもよい。例えば、検出精度を上げるために、ＳＴＳより短い間隔としてもよい。

デコリレーションフィルタ１０７は、受信信号が特定信号（ＳＴＳ）である場合に、受信信号を抑制した出力信号を生成するデコリレーションフィルタ部として機能する。例えばデコリレーションフィルタ１０７は、ＳＴＳが入力された場合はゼロを出力するように構成されるフィルタである。またデコリレーションフィルタ１０７は、ＳＴＳに続けて入力されるＳＴＳ以外の信号、すなわち、ＬＴＦ３１２、信号フィールド３０２、および、データフィールド３０３には影響せず、これらの信号はほとんど変更せずに出力する。

移動平均算出部１０８は、デコリレーションフィルタ１０７から出力された出力信号を平滑化した信号を出力する。例えば移動平均算出部１０８は、出力信号の移動平均を算出し、算出した信号を出力する。移動平均算出部１０８は、ＦＩＲ（Finite Impulse Response）フィルタ、および、ＩＩＦ（Infinite Impulse Response）フィルタなどによって構成できる。なお、移動平均算出部１０８は備えなくてもよい。

境界検出部１０９は、出力信号の変化に基づいて、受信信号に含まれる特定信号（ＳＴＳ）の終端を示す境界を検出する。例えば境界検出部１０９は、出力信号が、受信信号がＳＴＳであると仮定したときにデコリレーションフィルタから出力される出力信号（抑制信号）の値（例えばゼロ）から、この抑制信号と異なる値に変化した場合を、境界として検出する。

境界検出部１０９は、例えば、サンプリング機能、および、判定機能を実行する。サンプリング機能は、パルス生成部１０６によって生成されたパルス信号をトリガー信号として、出力信号をサンプリングする機能である。これにより、出力信号は、パルス信号で定められる間隔でサンプリングされる。判定機能は、サンプリングされた出力信号を監視し、出力信号の変化が検出されたか判定する機能である。例えば出力信号の値の上昇が検出された場合に、ＳＴＳとＳＴＳの後の信号との境界、すなわち、ＳＴＳの終端を示す境界が検出されたと判定される。

なお、本実施形態の検出装置１００の各部（乗算部１０１、マッチドフィルタ１０２、開始検出部１０３、ゲイン制御部１０４、遅延部１０５、パルス生成部１０６、デコリレーションフィルタ１０７、移動平均算出部１０８、および、境界検出部１０９）は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field−Programmable Gate Array）などハードウェア回路により実現することができる。各部の少なくとも一部を共通のハードウェア回路により実現してもよい。

本実施形態の無線通信装置１０の各部（周波数変換部１２、ＡＤ（アナログデジタル）変換部、信号処理部）は、例えば、ＣＰＵ（Central Processing Unit）などの処理装置にプログラムを実行させること、すなわち、ソフトウェアにより実現してもよいし、ＡＳＩＣやＦＰＧＡなどのハードウェア回路により実現してもよいし、ソフトウェアおよびハードウェアを併用して実現してもよい。

次に、このように構成された第１の実施形態にかかる検出装置１００による同期検出処理について図４を用いて説明する。図４は、第１の実施形態における同期検出処理の一例を示すフローチャートである。

無線通信装置１０のアンテナ１１により無線信号が受信され、周波数変換部１２およびＡＤ変換部１３により処理された後の受信信号が検出装置１００に入力される状態であるものとする。この状態では、マッチドフィルタ１０２は、入力される受信信号とＳＴＳとの相関を示す相関信号を出力する。また、デコリレーションフィルタ１０７は、入力される受信信号からＳＴＳを抑制した出力信号を生成する。

まず、開始検出部１０３は、フレームの開始を検出したか否かを判断する（ステップＳ１０１）。開始検出部１０３は、例えばマッチドフィルタ１０２からの出力信号の振幅またはパワーの立ち上がりエッジが検出された場合に、フレームの開始が検出されたと判断する。開始が検出されない場合（ステップＳ１０１：Ｎｏ）、検出するまで処理を繰り返す。開始が検出された場合（ステップＳ１０１：Ｙｅｓ）、開始検出部１０３は、イネーブル信号をゲイン制御部１０４および遅延部１０５に出力する。

ゲイン制御部１０４は、イネーブル信号を受信すると、ゲイン制御処理（ＡＧＣ）を実行する（ステップＳ１０２）。遅延部１０５は、例えばＡＧＣに処理時間の基づき定められる時間分、イネーブル信号を遅延させる。遅延時間が経過後、イネーブル信号がパルス生成部１０６に入力されると、パルス生成部１０６は、パルス信号を生成する（ステップＳ１０３）。

境界検出部１０９は、出力信号からの境界の検出処理を開始し、検出処理により境界が検出されたか否かを判断する（ステップＳ１０４）。例えば境界検出部１０９は、パルス生成部１０６により生成されたパルス信号に合わせて、移動平均算出部１０８から出力される出力信号のサンプリングを開始する。境界検出部１０９は、サンプリングした出力信号と予め定められた閾値とを使って境界検出用の判定式を計算し、計算結果が真となる場合に、ＳＴＳの終端を示す境界であると判断する。

境界が検出されない場合（ステップＳ１０４：Ｎｏ）、検出されるまで処理が繰り返される。境界が検出された場合（ステップＳ１０４：Ｙｅｓ）、境界検出部１０９は、例えば、境界が検出されたことを示す検出信号を出力する（ステップＳ１０５）。これにより、後段の処理部（信号処理部１４など）は、検出信号に同期させて、受信信号に対する処理を実行可能となる。

図５は、各部で出力される信号間の関係を示す図である。図５の最上部に、フレームのうちＳＴＦ３１１およびＬＴＦ３１２の部分が示されている。その下方には、マッチドフィルタ１０２、開始検出部１０３、遅延部１０５、パルス生成部１０６、および、移動平均算出部１０８の各部から出力される信号の例が示されている。

図５に示すように、マッチドフィルタ１０２が出力する信号（相関信号）は、ＳＴＦ３１１内に定められるＳＴＳの出現に従い繰り返される。例えば、ＳＴＦ３１１内に１０個のＳＴＳが含まれる場合、マッチドフィルタ１０２は、１０個のピークを有する相関信号を出力する。

最初のＳＴＳに対応する期間３０１は、フレームの開始を決定するために利用される。従って、最初のＳＴＳに対応する期間３０１の後にイネーブル信号が生成される。イネーブル信号は、図５に示すように例えば０および１の２値を有するブールデータとすることができる。

イネーブル信号は、ＡＧＣによるゲイン調整を完了するために確保される期間だけ遅延される。例えばこの期間は、ＳＴＳの期間の整数倍である。この場合、以降の処理のタイミングは、１つのＳＴＳの期間の制約を受ける。パルス生成部１０６は、遅延されたイネーブル信号が入力されることを契機として、パルス列を生成する。期間３０２に示すように、パルス列の各パルスは、ＳＴＳと同じ間隔で生成される。

デコリレーションフィルタ１０７から出力され移動平均算出部１０８により平滑化された出力信号は、最初のＳＴＳの期間３０１以外のＳＴＦ３１１の期間では、ゼロとなる。ＳＴＦ３１１の終端で、出力信号の値が上昇する。値の上昇は、ＳＴＦ３１１と、それに続く信号との境界を表す。

平滑化された出力信号は、パルス列の各パルスに一致するようにサンプリングされる。これにより、各出力信号は、ＳＴＳの期間と同じサンプリング周期を持つ。パルス列は、マッチドフィルタ１０２からの出力信号のピークの時点に合わせて生成されてもよい。

出力信号と閾値との比較、または、現在の出力信号（第１出力信号）と過去の１以上の出力信号（第２出力信号）との比較により、出力信号の上昇が検出され、これによりタイミングの同期が実現される。これは粗同期であり、一定の期間内でのタイミングのずれは、例えば粗調整の後に実行される微同期には影響しない。

境界検出部１０９による境界の検出処理は、さまざまな方法で実現できる。例えば、サンプリングされた出力信号ｘ_ｄｅｃ（ｔ）が閾値を超えたか否か（ｘ_ｄｅｃ（ｔ）＞ｔｈｒｅｓｈｏｌｄ）を監視する方法が適用できる。ｔは、出力信号がサンプリングされた時刻を表す。

時刻ｔの出力信号ｘ_ｄｅｃ（ｔ）が、過去にサンプリングされた２つの出力信号ｘ_ｄｅｃ（ｔ−Ｔ）およびｘ_ｄｅｃ（ｔ−２Ｔ）の重みづけ和の値を超えたか否か（ｘ_ｄｅｃ（ｔ）＞ａｘ_ｄｅｃ（ｔ−Ｔ）＋ｂｘ_ｄｅｃ（ｔ−２Ｔ））を監視する方法を適用してもよい。ａ、ｂは定数である。Ｔは、ＳＴＳの期間である。過去の出力信号は２つに限られるものではなく、１以上であれば個数は問わない。

図６は、ＩＥＥＥ８０２．１１．ａ／ｎ／ａｃのＳＴＳに対するデコリレーションフィルタ１０７の周波数応答の一例を示す図である。ＩＥＥＥ８０２．１１．ａ／ｎ／ａｃのプリアンブルで用いられるＳＴＳは、デコリレーションフィルタのノッチ周波数と一致する、±４、±８、±１２、±１６、±２０、±２４の周波数ビンの位置にトーンを有する。さらに、ＳＴＳは周期的な信号であるため、デコリレーションフィルタ１０７は、よりオーダーの小さいＦＩＲによって実現できる。これにより、ハードウェア構成をより簡略にできる。

図７は、本実施形態のデコリレーションフィルタ１０７の構成例を示す図である。図７に示すように、デコリレーションフィルタ１０７は、ＳＴＳＭＦ（ショートトレーニングシーケンスマッチドフィルタ）_Ｉ６０１と、ＳＴＳＭＦ_Ｑ６０２と、ＳＴＳＭＦ_Ｉ６０３と、ＳＴＳＭＦ_Ｑ６０４と、加算回路６１１、６１２と、減算回路６１３と、遅延回路６２１、６２２と、を含む。

ＳＴＳＭＦ_Ｉ６０１、ＳＴＳＭＦ_Ｉ６０３は、ＳＴＳマッチドフィルタの実部に相当する。ＳＴＳＭＦ_Ｑ６０２、ＳＴＳＭＦ_Ｑ６０４は、ＳＴＳマッチドフィルタの虚部に相当する。ＳＴＳマッチドフィルタは、ＳＴＳとの相関を示す相関信号を出力するフィルタである。特定信号としてＳＴＳを用いる場合は、マッチドフィルタ１０２がＳＴＳマッチドフィルタとなる。

受信信号の実部ｘ_Ｉ（ｔ）は、ＳＴＳＭＦ_Ｉ６０１およびＳＴＳＭＦ_Ｑ６０２に入力される。受信信号の虚部ｘ_Ｑ（ｔ）は、ＳＴＳＭＦ_Ｉ６０３およびＳＴＳＭＦ_Ｑ６０４に入力される。

加算回路６１１は、ＳＴＳＭＦ_Ｉ６０１の出力と、ＳＴＳＭＦ_Ｑ６０４の出力とを加算する。遅延回路６２１は、ＳＴＳＭＦ_Ｉ６０３の出力を、ＳＴＳの期間Ｔ、遅延させる。加算回路６１２は、ＳＴＳＭＦ_Ｑ６０２の出力と、遅延回路６２１の出力とを加算する。遅延回路６２２は、加算回路６１１の出力を、Ｔ／２（ＳＴＳの期間Ｔの半分）遅延させる。減算回路６１３は、遅延回路６２２の出力から、加算回路６１２の出力を減算する。

図７に示すデコリレーションフィルタ１０７は、ＩＥＥＥ８０２．１１．ａ／ｎ／ａｃのＳＴＳの周期的な特性を利用している。図８は、ＳＴＳの周期的な特性の例を示す図である。図８に示すように、ＳＴＳの実部および虚部は、Ｔ／２の周期でシフトする。また、ＳＴＦは１０のＳＴＳを含むため、以下のような関係式が成り立つ：
ｘ_Ｉ（ｔ）＝ｘ_Ｑ（ｔ−Ｔ／２）
ｘ_Ｑ（ｔ）＝ｘ_Ｉ（ｔ−Ｔ／２）
ｘ_Ｉ（ｔ）＝ｘ_Ｉ（ｔ−Ｔ）
ｘ_Ｑ（ｔ）＝ｘ_Ｑ（ｔ−Ｔ）

一方、デコリレーションフィルタ１０７の出力は、以下の式で表される：
ｘ_Ｉ（ｔ−Ｔ／２）＊ＳＴＳＭＦ_Ｉ＋ｘ_Ｑ（ｔ−Ｔ／２）＊ＳＴＳＭＦ_Ｑ
−［ｘ_Ｉ（ｔ）＊ＳＴＳＭＦ_Ｑ＋ｘ_Ｑ（ｔ−Ｔ）＊ＳＴＳＭＦ_Ｉ］
この式に上記関係式を代入すると、以下の式が得られる：
ｘ_Ｑ（ｔ）＊ＳＴＳＭＦ_Ｉ＋ｘ_Ｉ（ｔ）＊ＳＴＳＭＦ_Ｑ
−［ｘ_Ｉ（ｔ）＊ＳＴＳＭＦ_Ｑ＋ｘ_Ｑ（ｔ）＊ＳＴＳＭＦ_Ｉ］＝０
ここで、記号「＊」は畳込み演算を表す。
このように、ＳＴＳが入力された場合のデコリレーションフィルタ１０７の出力はゼロとなる。

図７のデコリレーションフィルタ１０７の構成は一例であり、これに限られるものではない。例えば、デコリレーションフィルタ１０７は、受信信号の実部および虚部のうち少なくとも一方を遅延させ、遅延させた後の受信信号の実部および虚部に対して、加算および減算の少なくとも一方の演算を実行し、ゼロを出力するフィルタであってもよい。図７のデコリレーションフィルタ１０７の場合、例えば、ＳＴＳＭＦ_Ｉ６０１、ＳＴＳＭＦ_Ｑ６０２、ＳＴＳＭＦ_Ｉ６０３、および、ＳＴＳＭＦ_Ｑ６０４の一部または全部を、マッチドフィルタ１０２と共通化することができる。従って、ハードウェア構成をより簡略化可能となる。

このように、第１の実施形態にかかる検出装置では、受信信号からＳＴＳを抑制した出力信号が出力され、出力信号の変化に基づいてＳＴＳの終端を示す境界が検出される。本実施形態では、相互相関のピークは検出しないため、巡回シフトや周波数選択性フェージングに対してよりロバストになる。すなわち、より適切にタイミングを同期可能となる。

（第２の実施形態）
第２の実施形態にかかる検出装置は、マッチドフィルタの出力を入力として、受信信号を抑制した出力信号を生成するデコリレーションフィルタを用いる。

図９は、第２の実施形態にかかる検出装置１００−２の構成の一例を示すブロック図である。図９に示すように、検出装置１００−２は、乗算部１０１と、マッチドフィルタ１０２と、開始検出部１０３と、ゲイン制御部１０４と、遅延部１０５と、パルス生成部１０６と、デコリレーションフィルタ１０７−２と、移動平均算出部１０８と、境界検出部１０９と、を備えている。

第２の実施形態では、デコリレーションフィルタ１０７−２の機能が第１の実施形態と異なっている。その他の構成および機能は、第１の実施形態にかかる検出装置１００のブロック図である図２と同様であるので、同一符号を付し、ここでの説明は省略する。

デコリレーションフィルタ１０７−２は、マッチドフィルタ１０２の下流に配置され、マッチドフィルタ１０２の出力する相関信号を入力する。本実施形態のデコリレーションフィルタ１０７−２も第１の実施形態のデコリレーションフィルタ１０７と同様に、受信信号がＳＴＳである場合に、受信信号を抑制した出力信号を生成するように構成される。

以下に、デコリレーションフィルタ１０７−２のフィルタ係数の算出方法の一例を説明する。以下の方法では、オーバーサンプリングは仮定されない。

まず、初期化処理として、以下の（１）式および（２）式が算出される。ここで、ｈ（ｎ）は、マッチドフィルタ１０２のフィルタ係数を要素とするｎ行１列のベクトルである。ｎはフィルタ係数の個数（１以上の整数）を表す。以下ではｎ＝１６の場合を例に説明するが、ｎは１６以外の値であってもよい。

（１）式のｈ（ｎ−１）は、ｈ（ｎ）の要素を巡回シフトしたベクトルを表す。１６行×１６列の行列Ｈは、同様にしてベクトルを１ずつ巡回シフトしたベクトルを各列に含む行列である。（２）式のＵは、１６行×１６列の単位行列である。

この後の繰り返し処理では、以下の（３）式に示す各演算が、ｋ＝１〜１５まで繰り返される。まず行列αに、１６行×１６列の単位行列が設定される。ベクトルｈに、行列Ｈのｋ列に相当するベクトルが設定される。

次に、以下の４つの演算が、ｍ＝ｋ＋１〜１６まで繰り返される。まずベクトルβに、行列Ｈのｍ列に相当するベクトルが設定される。行列αのｋ行ｍ列の要素α（ｋ，ｍ）に、ｈ^Ｈβ／ｈ^Ｈｈの値が設定される。なおｈ^Ｈは、ｈを複素転置させた行列を意味する。ベクトルβに、β−α（ｋ，ｍ）ｈが設定される。行列Ｈのｍ列に、βが設定される。

ｍの繰り返しの後、行列ＵにＵとαとの積が設定される。行列Ｕのｋ列に、Ｕのｋ列をｈのノルムで除算した値を設定する。

この後、最終処理では、以下の（４）式および（５）式が算出される。（４）式に示すように、デコリレーションフィルタ１０７−２のフィルタ係数を要素とするベクトルｈ_ｄｅｃ（ｎ）は、行列Ｕの１６列のベクトルに対応する。（５）式では、ｈ_ｄｅｃ（ｎ）の各要素が、要素の最大値で除算される（正規化）。

上記アルゴリズムによれば、マッチドフィルタ１０２のｎ個（ｎは１以上の整数）のフィルタ係数を用いて、デコリレーションフィルタ１０７−２のｎ個のフィルタ係数を算出できる。このように、マッチドフィルタ１０２と同じ数のフィルタ係数でデコリレーションフィルタ１０７−２を構成できるため、ハードウェア構成をより簡略化可能となる。

以上説明したとおり、第１および第２の実施形態によれば、相互相関のピークは検出しないため、巡回シフトや周波数選択性フェージングに影響されず、より適切にタイミングを同期可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０無線通信装置
１１アンテナ
１２周波数変換部
１３ＡＤ変換部
１４信号処理部
１００検出装置
１０１乗算部
１０２マッチドフィルタ
１０３開始検出部
１０４ゲイン制御部
１０５遅延部
１０６パルス生成部
１０７デコリレーションフィルタ
１０８移動平均算出部
１０９境界検出部

Claims

入力信号が、同期処理に用いられる予め定められた特定信号である場合に、入力信号を抑制した出力信号を生成するデコリレーションフィルタ部と、
前記出力信号の変化に基づいて、前記入力信号に含まれる前記特定信号の終端を示す境界を検出する境界検出部と、
を備える検出装置。
前記特定信号は、実部と、前記実部を遅延させた虚部と、を含み、
前記デコリレーションフィルタ部は、前記入力信号の実部および前記入力信号の虚部のうち少なくとも一方を遅延させ、遅延させた後の前記入力信号の実部および前記入力信号の虚部に対して、加算および減算の少なくとも一方の演算を実行することにより、前記出力信号を生成する、
請求項１に記載の検出装置。
前記入力信号と前記特定信号との相関を示す相関信号を出力する相関算出部をさらに備え、
前記デコリレーションフィルタ部は、前記相関信号を入力し、前記相関信号を抑制するように構成されたデコリレーションフィルタである、
請求項１に記載の検出装置。
前記デコリレーションフィルタ部は、マッチドフィルタである前記相関算出部のｎ個（ｎは１以上の整数）のフィルタ係数を用いて算出されるｎ個のフィルタ係数を有する、
請求項３に記載の検出装置。
前記境界検出部は、前記出力信号の値が閾値を超えた場合を、前記境界として検出する、
請求項１に記載の検出装置。
前記境界検出部は、前記デコリレーションフィルタ部により生成された第１出力信号と、前記第１出力信号より前に前記デコリレーションフィルタ部により生成された１以上の第２出力信号と、を比較し、比較結果に基づいて前記境界を検出する、
請求項１に記載の検出装置。
前記境界検出部は、前記第１出力信号が、複数の第２出力信号の重みづけ和を示す値を超えた場合を、前記境界として検出する、
請求項６に記載の検出装置。
前記境界検出部は、前記出力信号が、前記入力信号が前記特定信号であると仮定したときに前記デコリレーションフィルタ部によって生成される抑制信号の値から、前記抑制信号と異なる値に変化した場合を、前記境界として検出する、
請求項１に記載の検出装置。
前記入力信号は、無線により受信された受信信号であり、
前記特定信号は、トレーニングシーケンスが複数回繰り返される信号である、
請求項１に記載の検出装置。
無線信号を受信するアンテナと、
前記無線信号をアナログデジタル変換した受信信号を出力するアナログデジタル変換部と、
請求項１に記載の検出装置と、
を備える無線通信装置。
前記境界検出部は、検出された前記境界に基づいて、前記受信信号の同期タイミングを検出する
請求項１０に記載の無線通信装置。