CN115085702A - 一种多相位时钟生成电路 - Google Patents

Abstract

本申请公开了一种多相位时钟生成电路，包括：第一分频器，接收第一时钟信号并对第一时钟信号进行分频生成具有多个相位的第二时钟信号；第二分频器，连接第一分频器并对第二时钟信号中某个相位的时钟信号进行分频；若干个依次连接的第一锁存电路，第二分频器输出分频后的时钟信号到第一个第一锁存电路，每个第一锁存电路对上一个第一锁存电路输出的时钟信号进行延迟并输出到下一个第一锁存电路；若干个第一逻辑电路，分别接收第一分频器和其中一个第一锁存电路的输出，进行逻辑运算后生成第三时钟信号。第一时钟信号、第二时钟信号和第三时钟信号的频率依次降低，相位数目依次增加。本申请不需要时钟同步复位电路，可以降低功耗和时钟抖动。

Description

一种多相位时钟生成电路

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种多相位时钟生成电路。

背景技术

随着通信技术的发展，单位时间内产生的数据量越来越多，所需要的通信速度也越来越快，因此，高速模数转换器变得越来越重要。对于32GS/S或者64GS/S采样率来说，时钟交织模数转换器是比较常规的架构。对于时钟交织电路，需要复杂的时钟产生电路来造就多个相位时钟的交织。对于时钟产生电路，功能上来说，相位的相对顺序是必要满足的。此外，低功耗和低时钟抖动都是所必须的性能。然而对于很多传统的用分频器来产生多个相位的时钟生成方式，有个必须要的模块就是时钟同步复位模块来保证时钟从源头就是同步的，没有任何毛刺的，相位关系是完全确定的，参考图1中所示的使用时钟同步复位和分频器的时钟产生电路。图2示出了传统的使用分频器产生多相位时钟的正确和错误的8相位时序顺序图，限于篇幅，使用8相位的图来阐释缺少正确时钟复位初始状态，分频器可能造成的相位顺序差别。此外，后面所有的分频器都要复位到特定状态来保证每个分频器起来的时序状态，这样会大大增加设计的复杂的。时钟同步复位还有一个问题是额外的功耗和额外的时钟抖动，而这两个性能指标是需要我们去优化的。更加严重的是，随着模数转换器的速率越来越快，时钟同步复位将不可能实现，或者多项输入时钟采用别的电路去产生，同步时钟更无从说起。

发明内容

本发明的目的在于提供一种多相位时钟生成电路，不需要时钟同步复位电路，并且可以降低功耗和时钟抖动。

本申请公开了一种多相位时钟生成电路，包括：

第一分频器，接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号；

第二分频器，连接所述第一分频器并对所述第二时钟信号中某个相位的时钟信号进行分频；

若干个依次连接的第一锁存电路，所述第二分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路，并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路，每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路；

若干个第一逻辑电路，分别接收所述第一分频器和其中一个所述第一锁存电路的输出，进行逻辑运算后生成第三时钟信号；

其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低，相位数目依次增加。

在一个优选例中，所述第一分频器为1/2分频器。

在一个优选例中，所述第二分频器为1/4分频器。

在一个优选例中，所述第一时钟信号是具有0°和180°相位的32GHz时钟信号，所述第二时钟信号是具有0°、90°、180°和270°相位的16GHz时钟信号，所述第三时钟信号是具有16个相位的4GHz时钟信号。

在一个优选例中，所述若干个第一逻辑电路为与非门逻辑。

在一个优选例中，所述多相位时钟生成电路还包括：

信号获取单元，用于获取所述第三时钟信号中某个相位的时钟信号或所述若干个锁存电路中某一个锁存电路输出的时钟信号，其中，所述信号获取单元获取的时钟信号的相位与所述第二分频器获取的时钟信号的相位相同；

第三分频器，用于对所述信号获取单元输出的信号进行分频；

若干个依次连接的第二锁存电路，所述第三分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第二锁存电路开始依次对应发送该相位之后的各个相位的第三时钟信号至各个第二锁存电路，并从先至后依次循环发送各个相位的第三时钟信号到对应的各个第二锁存电路，每个所述第二锁存电路对上一个所述第二锁存电路输出的时钟信号进行延迟并输出到下一个所述第二锁存电路；

若干个第二逻辑电路，分别接收所述信号获取单元和其中一个所述第二锁存电路的输出，进行逻辑运算后生成第四时钟信号，所述第四时钟信号的频率低于所述第三时钟信号，相位数目多于所述第三时钟信号。

在一个优选例中，所述第三分频器为1/4分频器。

在一个优选例中，所述若干个第二逻辑电路为与非门逻辑。

在一个优选例中，所述第四时钟信号是具有64个相位的1GHz时钟信号。

在一个优选例中，所述第二时钟信号的占空比为50％，所述第三时钟信号的占空比为12.5％，所述第四时钟信号的占空比为12.5％。

相对于现有技术，本发明的多相位时钟生成电路具有以下有益效果：

本发明中，采用高速时钟锁存延迟实现多相位，舍去时钟同步复位电路，任何异步复位都能保证相位的顺序功能。无论是阶级采样的第一级还是第二级，都使用相似的实现方式。阶级采样的第二级使用第一级的时钟作为输入，以此保证第一级和第二级采样电路的顺序和时序关系，从而实现降低功耗的时钟抖动的目的。

本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。

图1示出了现有技术中多相位时钟生成电路的示意图。

图2示出了现有技术中生成8相位时钟的时序图。

图3示出了本申请一实施例中多相位时钟生成电路的示意图。

图4示出了本申请一实施例中生成16相位时钟的时序图。

图5示出了本申请一实施例中相位为0°的第三时钟信号和第四时钟信号的示意图。

附图标记说明：

101-第一分频器，102-第二分频器，103-第一锁存电路，104-第一逻辑电路，105-信号获取单元，106-第三分频器，107-第二锁存电路，108-第二逻辑电路

具体实施方式

现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。

另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。

在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。

部分术语的解释：

分频器：是指使输出信号频率为输入信号频率整数分之一的电子电路。对于任何一个N次分频器，在输入信号不变的情况下，输出信号可以有2pi/N的相位。这种现象是分频作用所固有的，与分频器的具体电路无关，称为分频器输出相位多值性。

锁存电路(Latch)：是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。

逻辑电路：是一种离散信号的传递和处理，以二进制为原理、实现数字信号逻辑运算和操作的电路。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的一实施方式中提供了一种多相位时钟生成电路，图3示出了一个实施例中的多相位时钟生成电路的示意图。该电路包括：第一分频器101、第二分频器102、若干个第一锁存电路103、若干个第一逻辑电路104。图3中以实现确定的16个时钟的相位关系为例进行说明，应当理解，本申请并不限于产生16个相位的时钟，例如，还可以产生64个相位、32个相位、8个相位等等，本发明不以此为限。第一分频器101、第二分频器102、若干个第一锁存电路103、若干个第一逻辑电路104可以产生第一级采样时钟。

第一分频器101接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号。第二分频器102连接所述第一分频器101并对所述第二时钟信号中某个相位的时钟信号进行分频。若干个第一锁存电路103依次连接，所述第二分频器102输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路，并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路，每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路。若干个第一逻辑电路分别接收所述第一分频器和其中一个所述第一锁存电路的输出，进行逻辑运算后生成第三时钟信号。在一个实施例中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低，相位数目依次增加。

在一个实施例中，所述第一分频器101为1/2分频器。第一时钟信号经过第一分频器101生成频率为第一时钟信号的1/2的第二时钟信号，例如，第一时钟信号的频率为32GHz，第二时钟信号的频率为16GHz。并且，第二时钟信号可以具有多个相位且占空比可调。应当理解，第一分频器不限于1/2分频器，例如，还可以为1/4分频器。

在一个实施例中，所述第二分频器102为1/4分频器。第二时钟信号经过第二分频器102生成频率为第二时钟信号的1/4的第三时钟信号，例如，第二时钟信号的频率为16GHz，第三时钟信号的频率为4GHz。并且，第三时钟信号可以具有多个相位且占空比可调。应当理解，第二分频器不限于1/4分频器，例如，还可以为1/2分频器。应当注意，第二分频器101取第二时钟信号中的0相位的时钟信号，应当理解，还可以采用其他相位的时钟信号进行分频，本发明不以此为限。

在一个实施例中，所述第一时钟信号是具有0°和180°相位的32GHz时钟信号，所述第二时钟信号是具有0°、90°、180°和270°相位的16GHz时钟信号，所述第三时钟信号是具有16个相位的4GHz时钟信号。

在一个实施例中，所述若干个第一逻辑电路104为与非门逻辑。

在其他的实施例中，所述多相位时钟生成电路还包括：信号获取单元105、第三分频器106、若干个第二锁存电路107、若干个第二逻辑电路108。信号获取单元105、第三分频器106、若干个第二锁存电路107、若干个第二逻辑电路108用于产生第二级采样时钟。

信号获取单元105用于获取所述第三时钟信号中某个相位的时钟信号或所述若干个锁存电路中某一个锁存电路输出的时钟信号，其中，所述信号获取单元获取的时钟信号的相位与所述第二分频器获取的时钟信号的相位相同。第三分频器106用于对所述信号获取单元输出的信号进行分频。若干个第二锁存电路107依次连接，所述第三分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第二锁存电路开始依次对应发送该相位之后的各个相位的第三时钟信号至各个第二锁存电路，并从先至后依次循环发送各个相位的第三时钟信号到对应的各个第二锁存电路，每个所述第二锁存电路对上一个所述第二锁存电路输出的时钟信号进行延迟并输出到下一个所述第二锁存电路。若干个第二逻辑电路分别接收所述信号获取单元和其中一个所述第二锁存电路的输出，进行逻辑运算后生成第四时钟信号，所述第四时钟信号的频率低于所述第三时钟信号，相位数目多于所述第三时钟信号。

在一个实施例中，所述第三分频器为1/4分频器。

在一个实施例中，所述若干个第二逻辑电路为与非门逻辑。

在一个实施例中，所述第四时钟信号是具有64个相位的1GHz时钟信号。

在一个实施例中，所述第二时钟信号的占空比为50％，所述第三时钟信号的占空比为12.5％，所述第四时钟信号的占空比为12.5％。

为了能够更好地理解本说明书的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

结合图3和图4所示，以32GHz时钟信号产生16个相位的4GHz时钟信号为例进行说明。本实施例中的时钟生成电路包括16个锁存电路103和16个与非门逻辑电路104。32GHz时钟信号的相位包括0°和180°，经过第一分频器101后，产生4个相位的16GHz时钟信号，相位分别为0°、90°、180°

和270°，占空比为50％，如图4中的CK4T<0>，CK4T<1>，CK4T<2>，CK4T<3>。将相位为0°的时钟信号输出到第二分频器102，第二分频器102输出分频后的频率为4GHz，占空为25％的时钟信号CK16T<0>，时钟信号CK16T<0>输出到第一个锁存电路103，第一个锁存电路和90°相位的时钟信号CK4T<1>输出到第二个锁存电路，第二个锁存电路和180°相位的时钟信号CK4T<2>输出到第三个锁存电路，第三个锁存电路和270°相位的时钟信号CK4T<3>输出到第四个锁存电路，第四个锁存电路和0°相位的时钟信号CK4T<0>输出到第五个锁存电路，……，依次类推，直到第十六个锁存电路。第一个锁存电路输出CK16T<0>，第二个锁存电路输出CK16T<1>，第三个锁存电路输出CK16T<2>，……，依次类推，第十六个锁存电路输出CK16T<15>。经过各个锁存电路，产生16个相位依次延迟的16个时钟信号CK16T<0>至CK16T<15>。并且，CK16T<0>至CK16T<15>对应输出到各个与非门逻辑电路，经过逻辑运算产生4GHz，占空比为12.5％的16个相位的时钟信号。同时，四个相位的第二时钟信号CK4T<0>，CK4T<1>，CK4T<2>，CK4T<3>分别输出到各个与非门逻辑电路，分别与CK16T<0>至CK16T<15>产生16相位的第三时钟电路。

参考图4所示，图4为产生的第一级阶级采样的16相位的时序图，具体的，CK4T<0>与CK16T<10>经过与非门逻辑产生第一个相位的时钟信号，CK4T<1>与CK16T<11>经过与非门逻辑产生第二个相位的时钟信号，CK4T<2>与CK16T<12>经过与非门逻辑产生第三个相位的时钟信号，CK4T<3>与CK16T<13>经过与非门逻辑产生第四个相位的时钟信号，CK4T<0>与CK16T<14>经过与非门逻辑产生第五个相位的时钟信号，CK4T<1>与CK16T<15>经过与非门逻辑产生第六个相位的时钟信号，CK4T<2>与CK16T<0>经过与非门逻辑产生第七个相位的时钟信号，CK4T<3>与CK16T<1>经过与非门逻辑产生第八个相位的时钟信号，CK4T<0>与CK16T<2>经过与非门逻辑产生第九个相位的时钟信号，CK4T<1>与CK16T<3>经过与非门逻辑产生第十个相位的时钟信号，CK4T<2>与CK16T<4>经过与非门逻辑产生第十一个相位的时钟信号，CK4T<3>与CK16T<5>经过与非门逻辑产生第十二个相位的时钟信号，CK4T<0>与CK16T<6>经过与非门逻辑产生第十三个相位的时钟信号，CK4T<1>与CK16T<7>经过与非门逻辑产生第十四个相位的时钟信号，CK4T<2>与CK16T<8>经过与非门逻辑产生第十五个相位的时钟信号，CK4T<3>与CK16T<9>经过与非门逻辑产生第十六个相位的时钟信号。

继续参考图3所示，时钟生成电路还包括信号获取单元105、第三分频器106、若干个第二锁存电路107、若干个第二逻辑电路108。第二逻辑电路也可以为与非门逻辑电路。信号获取单元105连接第一锁存电路，用于获取第一锁存电路中任意一个输出的时钟信号。本实施例中，信号获取单元105连接第一锁存电路，获取16个相位中相位为0°的时钟信号并输出到第三分频器106，该时钟生成电路包括64个第二锁存电路107和64个与非门逻辑电路108，用于产生64个相位的时钟信号，可以用作第二级采样时钟。应当理解，信号获取单元105还可以连接第一逻辑电路的输出。

第三分频器106为1/4分频器，第三分频器106产生1GHz，25％占空比的时钟信号并输出到第一个第二锁存电路107。相位分别为0°、22.5°、45°、67.5°、90°、112.5°、135°、157.5°、180°、202.5°、225°、247.5°、270°、292.5°、315°、337.5°。从第一个第二锁存电路107开始依次对应发送相位0°之后的各个相位的第三时钟信号至各个第二锁存电路，并从先至后依次循环发送各个相位的第三时钟信号到对应的各个第二锁存电路，例如，相位22.5°的时钟信号发送到第二个第二锁存电路，相位45°的时钟信号发送到第三个第二锁存电路，并以此类推，其连接方式与第一锁存电路类似，在此不做赘述。每个第二锁存电路对上一个第二锁存电路输出的时钟信号进行延迟并输出到下一个第二锁存电路，最终分别输出64个时钟信号到64个与非门逻辑电路。

与非门逻辑电路分别接收相位分别为0°、22.5°、45°、67.5°、90°、112.5°、135°、157.5°、180°、202.5°、225°、247.5°、270°、292.5°、315°、337.5°中的一个，并与其中一个第二锁存电路的输出进行逻辑运算后生成第四时钟信号，生成64个相位，频率为1GHz，占空为12.5％的第四时钟信号。第三时钟信号与第四时钟信号的相位0°的信号参考图5所示。与非门逻辑电路108的过程工作与与非门逻辑电路104类似，在此不做赘述。

本发明中，采用高速时钟锁存延迟实现多相位，舍去时钟同步复位电路，任何异步复位都能保证相位的顺序功能。无论是阶级采样的第一级还是第二级，都使用相似的实现方式。阶级采样的第二级使用第一级的时钟作为输入，以此保证第一级和第二级采样电路的顺序和时序关系，从而实现降低功耗的时钟抖动的目的。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims (10)

1.一种多相位时钟生成电路，其特征在于，包括：

第一分频器，接收第一时钟信号并对所述第一时钟信号进行分频生成具有多个相位的第二时钟信号；

第二分频器，连接所述第一分频器并对所述第二时钟信号中某个相位的时钟信号进行分频；

若干个依次连接的第一锁存电路，所述第二分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第一锁存电路开始依次对应发送该相位之后的各个相位的第二时钟信号至各个第一锁存电路，并从先至后依次循环发送各个相位的第二时钟信号到对应的各个第一锁存电路，每个所述第一锁存电路对上一个所述第一锁存电路输出的时钟信号进行延迟并输出到下一个所述第一锁存电路；

若干个第一逻辑电路，分别接收所述第一分频器和其中一个所述第一锁存电路的输出，进行逻辑运算后生成第三时钟信号；

其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率依次降低，相位数目依次增加。

2.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第一分频器为1/2分频器。

3.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第二分频器为1/4分频器。

4.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述第一时钟信号是具有0°和180°相位的32GHz时钟信号，所述第二时钟信号是具有0°、90°、180°和270°相位的16GHz时钟信号，所述第三时钟信号是具有16个相位的4GHz时钟信号。

5.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述若干个第一逻辑电路为与非门逻辑。

6.根据权利要求1所述的多相位时钟生成电路，其特征在于，所述多相位时钟生成电路还包括：

信号获取单元，用于获取所述第三时钟信号中某个相位的时钟信号或所述若干个锁存电路中某一个锁存电路输出的时钟信号，其中，所述信号获取单元获取的时钟信号的相位与所述第二分频器获取的时钟信号的相位相同；

第三分频器，用于对所述信号获取单元输出的信号进行分频；

若干个依次连接的第二锁存电路，所述第三分频器输出分频后的时钟信号到第一个所述第一锁存电路，从第一个所述第二锁存电路开始依次对应发送该相位之后的各个相位的第三时钟信号至各个第二锁存电路，并从先至后依次循环发送各个相位的第三时钟信号到对应的各个第二锁存电路，每个所述第二锁存电路对上一个所述第二锁存电路输出的时钟信号进行延迟并输出到下一个所述第二锁存电路；

若干个第二逻辑电路，分别接收所述信号获取单元和其中一个所述第二锁存电路的输出，进行逻辑运算后生成第四时钟信号，所述第四时钟信号的频率低于所述第三时钟信号，相位数目多于所述第三时钟信号。

7.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述第三分频器为1/4分频器。

8.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述若干个第二逻辑电路为与非门逻辑。

9.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述第四时钟信号是具有64个相位的1GHz时钟信号。

10.根据权利要求6所述的多相位时钟生成电路，其特征在于，所述第二时钟信号的占空比为50％，所述第三时钟信号的占空比为12.5％，所述第四时钟信号的占空比为12.5％。

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