CN201426113Y - 用于智能家居电子设备的数字信号滤波整形电路 - Google Patents

Abstract

本实用新型公开了一种用于智能家居电子设备的数字信号滤波整形电路，属于电子电路领域。所述电路包括：基于n位移位寄存器的信号采样电路，与基于n位移位寄存器的信号采样电路相连的基于逻辑门电路的采样信号状态比较电路，与采样信号状态比较电路相连的基于JK触发器的输出判决电路；基于n位移位寄存器的信号采样电路中的n位移位寄存器之间级联。该滤波整形电路对n位串行采样数字信号进行暂存，并获得采样信号输出时信号前后的关联，根据前后的关联信息判决得到输出结果，克服了现有数字滤波整形技术中单级采样时的采样点恰好是对应叠加在输入信号中的噪声信号时，噪声信号不能被滤除的缺陷。

Description

用于智能家居电子设备的数字信号滤波整形电路

技术领域

本实用新型涉及电子电路领域，特别涉及一种用于智能家居电子设备的数字信号滤波整形电路。

背景技术

智能家居电子设备在实际应用过程中，信号经过信道传输时，总会受到噪声的干扰。例如，无线通信设备受到室内障碍物、室内同频率通信设备等干扰因素的影响；设备内部板间信号的干扰。数字信号传输过程因为叠加了噪声，通常表现为毛刺。相对有用数字信号，毛刺具有出现时间短和窄的特点，常常造成数据可靠性下降，对电子产品系统运行产生不可预测的危害。

现有技术中，噪声干扰在一定范围内可以用模拟滤波、数字滤波等滤波方法予以纠正。然而在很多单纯数字系统，尤其是数字电路芯片级紧耦合的系统，模拟滤波电路不能很方便的应用到系统中，数字滤波方法成为了必要方式。另外，很多数字滤波电路又过于复杂和庞大，并不适用于通用的滤除毛刺噪声。

在实现本实用新型的过程中，发明人发现：

实际应用中，D触发器和适当的滤波时钟可构成一种简易的数字滤波整形电路，该电路可滤除叠加在输入信号上的毛刺、高频信号。图1为D触发器作为滤波整形电路的仿真结果，D_in是叠加了噪声后的信号，用圈起来的部分为毛刺信号，包括正向脉冲、负向脉冲。当信号输入D触发器后，经过滤波整形后的输出信号为D_out。对比输入信号D_in及输出信号D_out，大部分毛刺被滤除。

但是根据滤波时钟对输入信号采样时，采样点恰好是对应叠加在输入信号中的噪声信号，那么此时的噪声信号(毛刺)将不能被滤除，如图1最后一个圈所对应的位置。并且，毛刺脉冲越宽，噪声就越有机会通过滤波器当作有用信号输出。

实用新型内容

为了解决现有滤波电路在采样沿到来时，采样位置正好对应噪声干扰处而导致该噪声无法被滤除，本实用新型实施例提供了一种用于智能家居电子设备的数字信号滤波整形电路。所述技术方案如下：

一种用于智能家居电子设备的数字信号滤波整形电路，所述电路包括：基于n位移位寄存器的信号采样电路，与所述基于n位移位寄存器的信号采样电路相连的基于逻辑门电路的采样信号状态比较电路，与所述采样信号状态比较电路相连的基于JK触发器的输出判决电路；

所述基于n位移位寄存器的信号采样电路中的n位移位寄存器的位数n为大于等于3的整数，所述n位移位寄存器之间级联。

所述基于n位移位寄存器的信号采样电路包括n级D触发器；

第一级D触发器的输入端D接输入信号；

第二级D触发器的输入端D与所述第一级D触发器的输出端Q相连；

第三级D触发器的输入端D与所述第二级D触发器的输出端Q相连；

依次直到第n级D触发器的输入端D与第n-1级D触发器的输出端Q相连；

各级D触发器的输出端Q、所述各级D触发器的输出端Q的互补输出端QN均与基于逻辑门电路的采样信号状态比较电路的输入端相连。

所述基于逻辑门电路的采样信号状态比较电路包括：第一与门电路和第二与门电路；

所述第一与门电路的输入端与所述各级D触发器的输出端Q分别相连；所述第一与门电路的输出端与所述基于JK触发器的输出判决电路的输入端J相连；

所述第二与门电路的输入端与所述各级D触发器的输出端QN分别相连；所述第二与门电路的输出端与所述基于JK触发器的输出判决电路的输入端K相连。

所述基于n位移位寄存器的信号采样电路为集成电路模块，所述集成电路模块的输入端接输入信号；所述集成电路的输出端与所述基于逻辑门电路的采样信号状态比较电路的输入端相连。

所述集成电路模块为n级D触发器构成的移位寄存器。

所述基于逻辑门电路的采样信号状态比较电路包括：第一或非门电路和第二或非门电路；

所述第一或非门电路的输入端与所述各级D触发器的输出端Q分别相连；所述第一或非门电路的输出端与所述基于JK触发器的输出判决电路的输入端J相连；

所述第二或非门电路的输入端与所述各级D触发器的输出端QN分别相连；所述第二或非门电路的输出端与所述基于JK触发器的输出判决电路的输入端K相连。

所述电路包括：3级D触发器，与所述3级D触发器相连的具有3个J输入端、3个K输入端的JK触发器；

所述3级D触发器之间级联；所述各级D触发器的输出端Q与所述JK触发器的3个输入端J分别相连；所述各级D触发器的输出端Q的互补端QN与所述JK触发器的3个输入端K分别相连。

所述电路还包括：与所述n位移位寄存器的时钟输入端和所述基于JK触发器的输出判决电路的时钟输入端相连的时钟源。

本实用新型实施例提供的技术方案的有益效果是：

通过采用n位移位寄存器电路对n位串行采样数字信号的暂存，通过基于逻辑门电路的采样信号状态比较电路获得采样信号输出时信号前后的关联，根据前后的关联信息，再通过基于JK触发器的输出判决电路进行判决得到输出结果，克服了现有数字滤波整形技术中单级采样时的采样点恰好是对应叠加在输入信号中的噪声信号时，噪声信号(毛刺)不能被滤除的缺陷。

附图说明

图1是现有技术中提供的D触发器作为滤波整形电路的仿真结果图；

图2是本实用新型实施例一提供的用于智能家居电子设备的数字信号滤波整形电路原理框图；

图3是本实用新型实施例二提供的用于智能家居电子设备的数字信号滤波整形电路原理图；

图4是本实用新型实施例四提供的用于智能家居电子设备的数字信号滤波整形电路原理图；

图5是本实用新型实施例四提供的滤波整形电路的滤波效果图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

本实用新型实施例对信号采样输出时，同时考虑信号前后的关联，通过信号前后间的关系判断信号的输出结果，克服现有滤波方法的缺陷。

实施例一

如图2所示，为本实施例提供的用于智能家居电子设备的数字信号滤波整形电路原理框图。该滤波整形电路包括：基于n位移位寄存器的信号采样电路1、与基于n位移位寄存器的信号采样电路1相连的基于逻辑门电路的采样信号状态比较电路2、与基于逻辑门电路的采样信号状态比较电路相连的基于JK触发器的输出判决电路3。其中，n取大于等于3的整数；n位移位寄存器电路之间为级联关系；基于n位移位寄存器的信号采样电路1的时钟输入端、基于JK触发器的输出判决电路3的时钟输入端均与采样时钟源相连。

该滤波整形电路的工作原理包括：

基于n位移位寄存器的信号采样电路1对原始的输入信号进行采样，并在采样时钟节拍下将被采样数据移入基于n位移位寄存器的信号采样电路1，实现对n位串行采样数字信号的暂存；基于逻辑门电路的采样信号状态比较电路2对基于n位移位寄存器的信号采样电路1的各级采样数据进行判别，判别结果输出至基于JK触发器的输出判决电路3，该判决电路3对基于逻辑门电路的采样信号状态比较电路2输出的状态进行判决得到输出结果。本实用新型中的原始的输入信号为数字信号，可以是串行通信接收数据、键盘按键信号等等。

其中，在正常情况下，由于毛刺相对于有用信号具有出现时间短和窄的特点，因此，采用基于n位移位寄存器的信号采样电路1对n位串行采样数字信号的暂存就可以在采样信号输出时考虑信号前后的关联，进而通过信号前后的关联信息判断信号的输出结果，进而滤除原始输入信号中的毛刺。

本实施例的有益效果是：通过采用n位移位寄存器电路对n位串行采样数字信号的暂存，通过基于逻辑门电路的采样信号状态比较电路获得采样信号输出时信号前后的关联，根据前后的关联信息，再通过基于JK触发器的输出判决电路进行判决得到输出结果，克服了现有数字滤波整形技术中单级采样时的采样点恰好是对应叠加在输入信号中的噪声信号时，噪声信号(毛刺)不能被滤除的缺陷。

实施例二

如图3所示，为本实施例提供的用于智能家居电子设备的数字信号滤波整形电路原理图。该滤波整形电路包括：n级D触发器、两个与门电路和JK触发器。

其中，n级D触发器级联形成n位移位寄存器，即第一级D触发器DFF0的D端接原始输入信号D_IN，第二级D触发器DFF1的D端接第一级D触发器DFF0的Q端，第三级D触发器DFF2的D端接第二级D触发器DFF1的Q端，依次串联下去，至第n级D触发器DFFn-1的D端接第n-1级D触发器DFFn-2的Q端；同时，各级D触发器的Q端和一个与门4的n个输入端分别相连；各级D触发器的Q端的互补输出端QN端和另一个与门5的n个输入端分别相连；与门4的输出端与JK触发器的J端相连；与门5的输出端与JK触发器的K端相连，JK触发器的Q端为信号输出端，输出信号D_OUT。

各级D触发器的CLK端和JK触发器的CLK端均与采样时钟源F_CLK相连。图3中，ANDn表示n输入与门。

该滤波整形电路的工作原理包括：

一、n级D触发器

由于一级D触发器在一个采样时刻只能够存储1位数字信号，因此一级D触发器的输出并不能区分采样时刻的信号是有用信号还是噪声信号。本实施例提供的电路为了解决现有的一级D触发器不能滤除采样点正好是对应叠加在输入信号中的噪声信号，需要将信号前后关联，根据关联信息判断输出结果，因此，就需要电路对采样信号暂存。如果将信号关联，则需要同时考察n位数字信号，在电路实现上，就需要n级D触发器级联，形成n位移位寄存器，在采样时钟F_CLK的作用下构成n级信号采样电路。假设Q₀为当前采样数据，Q₁，Q₂，…Q_n-1为各级D触发器暂存的历史采样数据，其中，脚标表示采样时间出现的先后次序，n-1表示最早出现的采样时间，0表示当前出现的采样时间。

下面通过简单举例说明将信号前后关联可以滤除采样点正好是对应叠加在输入信号中的噪声信号。以四级D触发器级联为例说明，在采样时钟的节拍下对输入信号采样，每级D触发器存储1位数字信号，假设原始信号正确采样结果是1111，但信号被干扰出现毛刺，使信号变成1011，4位采样值输出通过输出判决电路判断4位数字信号的关系，判定其中的“0”为毛刺。而单级D触发器在一个采样时刻只存储1位数据并按位输出，因此，无法根据前后信号关系判断“0”是有效数据还是毛刺。

二、n级数字信号滤波整形电路的数学模型

在通常情况下，毛刺出现时间较短，远远小于有用信号的脉冲宽度，本实用新型基于这个原理建立数学模型。

对n级滤波整形电路设定条件：当且仅当当前采样信号和历史数据同时表现为相同信号状态，输出才会改变，这一条件通过具体的公式说明如下：

Q₀·Q₁·Q₂…Q_n-1＝1    (1)

Q₀+Q₁+Q₂+…+Q_n-1＝0    (2)

其中，Q₀～Q_n的含义同上述表述。

除了公式(1)和(2)的情况都可视为毛刺发生的情况，由于滤波整形电路输出信号和历史数据相关，输出仍旧保持原状态。以下公式(3)和(4)都可以用来描述出现正脉冲毛刺或是负脉冲毛刺出现的条件：

Q₀·Q₁·Q₂…Q_n-1＝0    (3)

Q₀+Q₁+Q₂+…+Q_n-1＝1    (4)

其中，Q₀～Q_n的含义同上述表述。

由上述公式以及分析可知，滤波整形电路的输出状态可以分成3种情况：0状态、1状态和历史数据保持态。输出0状态由公式(2)决定；输出1状态由公式(1)决定；信号输出不变状态由公式(3)和(4)同时决定，这些条件以及对应输出归纳如下表：

表1

Q0·Q1·Q1…Qn-1	Q0+Q1+Q2+…+Qn-1	输出
			1	1	1
0	0	0
			0	1	历史数据保持
1	0	不存在

根据上述表1所示的输入和输出间对应的关系即构成了n级滤波整形电路。n级滤波整形电路中采用基于逻辑门的采样信号状态比较电路实现上述的各种公式中的条件，并通过JK触发器根据表1所示的原理对逻辑门电路的输出进行判决，输出最终结果。

三、电路的选择

结合JK触发器的功能，并结合公式(5)、(6)和(7)，可以描述表1的输入输出对应关系，因此，JK触发器是上述数学模型中对应的输出判决电路。公式如下：

Qⁿ⁺¹＝JQⁿ+KQⁿ    (5)

其中，公式(5)为JK触发器的特征方程，Qⁿ⁺¹表示当前JK触发器的输出数据，Qⁿ表示Qⁿ⁺¹前一位的输出数据，Qⁿ表示Qⁿ的互补数据，J表示JK触发器的J输入端数据，K表示JK触发器的K输入端，K表示K的互补输出端数据。

J＝Q₀·Q₁·Q₂…Q_n-1    (6)

K＝Q₀+Q₁+Q₂+…+Q_n-1    (7)

其中，Q₀～Q_n的含义同上述表述。

由于公式(6)及公式(7)的逻辑功能需要不同类型硬件电路实现，由于触发器一般都具有互补的输出端，例如Q与QN，因此将公式(7)变形，可得到公式(8)：

K＝Q₀·Q₁·Q₂…Q_n-1    (8)

根据公式(6)和公式(8)，可以将采样信号状态比较电路采用单一的逻辑门电路实现。本实施例中，公式(6)(7)采用统一的n输入与门实现，因此，由式(5)、(6)和(8)得到的数学模型通过n级滤波整形电路实现，如图3所示。

本实施例中，结合实际的应用情况，n取大于等于3的整数。

本实施例的有益效果是：采用n级D触发器级联形成n位移位寄存器对串行采样数字信号进行暂存，同时获取n级D触发器输出的n位数据；通过两个逻辑与门电路获得n位数据的关联信息，包括所有D触发器的Q端输出数据的关系和所有D触发器的Q端的互补端QN端输出数据的关系；再JK触发器对两个与门电路输出的采样信号进行判决得到输出结果，该实现过程中以n位输入信号的关系为依据判别最后的输出结果，克服了现有技术中单级D触发器在采样点恰好是对应叠加在输入信号中的噪声信号时，噪声信号(毛刺)不能被滤除的缺陷。

实施例三

本实施例提供的用于智能家居电子设备的数字信号滤波整形电路在上一实施例的基础上，可以将上一实施例中的n级D触发器级联形成的n位移位寄存器替换为集成电路模块(或芯片)，也能够实现n位移位寄存器的功能。

本实施例提供的数字信号滤波整形电路包括：能够实现n位移位寄存器功能的集成电路模块，与集成电路模块输出端相连的两个具有n输入的与门和与其输出端相连的JK触发器。具体地，集成电路模块的n个输出端与第一个与门的n个输入端分别相连，集成电路模块的n个输出端的互补信号输入至第二个与门的n个输入端，第一个与门的输出端与JK触发器的J端相连，第二个与门的输出端与JK触发器的K端相连。

其中，集成电路模块的时钟输入端与JK触发器的时钟输入端均与采样时钟源相连。

其中，能够实现移位寄存器功能的集成电路模块可以选择74198(集成电路模块的型号)移位寄存器，该寄存器是8位移位寄存器，即n的取值为8；需要说明的是，还可以选择其他型号的移位寄存器，例如74165。

进一步地，两个74198移位寄存器级联，可以构成16位移位寄存器，相当于16个级联的D触发器，实现16位以下数据的暂存。

进一步地，在实施例二的基础上，对公式(6)变形得到：

$J=\stackrel{\‾}{\stackrel{\‾}{Q_0}+\stackrel{\‾}{Q_1}+\stackrel{\‾}{Q_2}+\·\·\·+\stackrel{\‾}{Q_{n-1}}}---\left(9\right)$

因此，公式(7)和(9)可以采用n输入或非门取代与门来实现，电路结构与图3的相似，把两个与门替换成或非门，此处不再赘述。

本实施例中，可以利用集成电路模块实现n级D触发器的功能，在电路的实现过程中，相比n级D触发器的结构简单；还可以利用或非门取代与门实现相同功能，使电路元件具有多种选择。

实施例四

如图4所示，为本实施例提供的用于智能家居电子设备的数字信号滤波整形电路原理图。该滤波整形电路为3级滤波整形电路，包括：3级D触发器和一个具有3个J输入端、3个K输入端的JK触发器。

其中，3级D触发器之间采用级联方式形成3位移位寄存器，级联方式同上述实施例，此处不再赘述；各级D触发器的输出端Q端同时分别接到JK触发器的3个J输入端；各级D触发器的输出端QN端(Q的互补端)同时分别接到JK触发器的3个K输入端；各级D触发器的CLK端和JK触发器的CLK端均与采样时钟源相连。

本实施例中，由于该JK触发器具有三个J输入端，这三个J输入端之间具有逻辑与功能；同时，三个K输入端之间也具有逻辑与功能；因此可以采用一个三输入的JK触发器实现逻辑与门和单输入JK触发器两者协同的功能。

本实施例在实现3级滤波整形电路时，采用具有三输入的JK触发器7472代替与门和单输入的JK触发器，使电路实现更加简单。

图5为本实施例提供的滤波整形电路的滤波效果图，由图可见，混合噪声的输入信号D_in通过滤波器后，毛刺被滤除，得到D_out的输出结果。

本实用新型中，通过上述实施例可知，对于采样时钟源的采样频率为f的n级滤波整形电路，宽度小于n/f秒的毛刺将会被滤除，因此在电路实现过程中，采样频率f的选取、采样级数n是电路设计的重要参数，因此需要进一步的说明。

由方程式(3)、(4)可知，对于n级滤波整形电路，宽度小于n个采样时钟周期，即宽度小于n/f的信号将会被滤除。因此，毛刺信号越宽，要求采样周期(1/f)越大，波整形电路级数n尽量大；但是，为保证较小的信号失真，采样信号周期应该尽量小；为保证信号延迟尽量小，要求采样周期小，同时滤波整形电路级数n也尽量小。因此需要根据实际情况选择采样周期和级数n的合理值。例如，对于智能家居红外通信系统的应用，假定通信速率是9600bps(比特每秒)，可以采用采样频率为2kHZ的3级滤波整形电路；对于智能家居按键系统产生的毛刺，可以采用采样频率为100HZ的3级滤波整形电路。需要说明的是，参数的选取应该由具体的应用和实际情况而定。

上述本实用新型实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种用于智能家居电子设备的数字信号滤波整形电路，其特征在于，所述电路包括：基于n位移位寄存器的信号采样电路，与所述基于n位移位寄存器的信号采样电路相连的基于逻辑门电路的采样信号状态比较电路，与所述采样信号状态比较电路相连的基于JK触发器的输出判决电路；

所述基于n位移位寄存器的信号采样电路中的n位移位寄存器的位数n为大于等于3的整数，所述n位移位寄存器之间级联。

2.根据权利要求1所述的电路，其特征在于，所述基于n位移位寄存器的信号采样电路包括n级D触发器；

第一级D触发器的输入端D接输入信号；

第二级D触发器的输入端D与所述第一级D触发器的输出端Q相连；

第三级D触发器的输入端D与所述第二级D触发器的输出端Q相连；

依次直到第n级D触发器的输入端D与第n-1级D触发器的输出端Q相连；

各级D触发器的输出端Q、所述各级D触发器的输出端Q的互补输出端QN均与基于逻辑门电路的采样信号状态比较电路的输入端相连。

3.根据权利要求2所述的电路，其特征在于，所述基于逻辑门电路的采样信号状态比较电路包括：第一与门电路和第二与门电路；

所述第一与门电路的输入端与所述各级D触发器的输出端Q分别相连；所述第一与门电路的输出端与所述基于JK触发器的输出判决电路的输入端J相连；

所述第二与门电路的输入端与所述各级D触发器的输出端QN分别相连；所述第二与门电路的输出端与所述基于JK触发器的输出判决电路的输入端K相连。

4.根据权利要求1所述的电路，其特征在于，所述基于n位移位寄存器的信号采样电路为集成电路模块，所述集成电路模块的输入端接输入信号；所述集成电路的输出端与所述基于逻辑门电路的采样信号状态比较电路的输入端相连。

5.根据权利要求4所述的电路，其特征在于，所述集成电路模块为n级D触发器构成的移位寄存器。

6.根据权利要求2所述的电路，其特征在于，所述基于逻辑门电路的采样信号状态比较电路包括：第一或非门电路和第二或非门电路；

所述第一或非门电路的输入端与所述各级D触发器的输出端Q分别相连；所述第一或非门电路的输出端与所述基于JK触发器的输出判决电路的输入端J相连；

所述第二或非门电路的输入端与所述各级D触发器的输出端QN分别相连；所述第二或非门电路的输出端与所述基于JK触发器的输出判决电路的输入端K相连。

7.根据权利要求1所述的电路，其特征在于，所述电路包括：3级D触发器，与所述3级D触发器相连的具有3个J输入端、3个K输入端的JK触发器；

所述3级D触发器之间级联；所述各级D触发器的输出端Q与所述JK触发器的3个输入端J分别相连；所述各级D触发器的输出端Q的互补端QN与所述JK触发器的3个输入端K分别相连。

8.根据权利要求1-7中任一权利要求所述的电路，其特征在于，所述电路还包括：与所述n位移位寄存器的时钟输入端和所述基于JK触发器的输出判决电路的时钟输入端相连的时钟源。

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