CN103067009A - 高精度数模转换器测试系统 - Google Patents

Abstract

本发明公开了一种高精度数模转换器测试系统，其包括待测高精度数模转换器、测试用的低精度模数转换器以及提供抖动测试信号的信号发生单元，待测高精度数模转换器的输入端与DAC编码单元相连并从输出端不断重复产生输出一定的待测波形，信号发生单元的输入端与抖动信号编码单元相连并从输出端产生输出固定间隔的抖动信号，抖动信号与待测波形叠加后发送至低精度模数转换器，低精度模数转换器将所接收到叠加波形量化成不同的数字信号并输出，再将量化后的数字信号与待测高精度数模转换器的输入信号进行关联，进而计算待测高精度数模转换器的DNL和INL。本发明投入成本低，适应层面广，而且测试精度高，而有效解决上述测试精度、效率以及成本问题。

Description

高精度数模转换器测试系统

技术领域

本发明涉及混合信号测试领域，具体涉及一种高精度数模转换器测试系统。

背景技术

数模转换器（DAC）顾名思义就是将数字信号转换成模拟信号，作为模拟和数字世界之间的桥梁，在现代电子产品中显得尤为重要，其广泛应用到多媒体﹑数据采集﹑移动通信等各个领域。随着经济发展和技术不断进步，也极大推动了IC技术进一步提高，作为现代电子产品中的重要部分数模转换器也得到了很大发展，主要体现在转换位数不断提高、分辨率不断增强，尤其是在近几年来16位﹑18位﹑24位的产品不断出现，如Philips的AD18XX﹑AD19XX系列DAC其分辨率基本都是16位﹑18位，甚至有些型号已经达到了24位。随着转换位数的不断提高，固有的测试方法也越来愈不能满足需求，因此找出一种能够快速准确的测试DAC性能的方法，显得非常急迫。

发明内容

本发明目的在于提供一种高精度数模转换器测试系统，其通过低精度模数转换器（ADC）来测试高精度数模转换器（DAC）的测试方法，以减小测试成本和提高测试效率。

为了解决现有技术中的这些问题，本发明提供的技术方案是：

一种高精度数模转换器测试系统，所述高精度DAC测试系统包括待测高精度数模转换器、测试用的低精度模数转换器以及提供抖动测试信号的信号发生单元，所述待测高精度数模转换器的输入端与DAC编码单元相连并从输出端不断重复产生输出一定的待测波形，所述信号发生单元的输入端与抖动信号编码单元相连并从输出端产生输出固定间隔的抖动信号，所述抖动信号的固定间隔时间与所述待测波形的周期相等，所述抖动信号与待测波形叠加后发送至低精度模数转换器，所述低精度模数转换器将所接收到叠加波形量化成不同的数字信号并输出，再将量化后的数字信号与所述待测高精度数模转换器的输入信号进行关联，进而计算待测高精度数模转换器的DNL和INL。

对于上述技术方案，发明人还有进一步的优化措施。

作为优化，所述抖动信号经过与比例因子α相乘后再与待测波形叠加，然后再将叠加后的波形发送至低精度模数转换器。

作为优化，所述低精度模数转换器为快速模数转换器，所述低精度模数转换器的转换位数为8位。

作为优化，所述信号发生单元可以为信号发生器或者信号发生电路或者数模转换器三者中任意一种。

作为优化，所述的待测高进度数模转换器根据DAC编码单元产生待测波形，所述待测波形为正弦波的上半部分。

相对于现有技术中的方案，本发明的优点是：

本发明提供了一种高精度数模转换器测试系统，其通过使用抖动信号来提高ADC的分辨率，使能够使用低精度的模数转换器来测试高精度的数模转换器。目前，DAC测试面临诸多的问题。首先是测试精度的提高越来越难度，因为随着DAC的位数不断提高，以及基准电压的不断减小，其LSB越来越小。比如对于一个基准电压为3V、转换位数为12V的DAC，其LSB大小为0.732mV，对这样一个为几乎为零的电压很难以测试到；其次测试成本的不断提高，对DAC的测试一般需要高精密的仪器，而购买一套此设备显然对与中小公司很难以承受的。随着DAC转换位数的提高，其可能的输出也是呈几何数增长，比如对于12位的DAC输出达到了4096个，测试效率也越来越低。而本发明中的低精度ADC的价钱低，投入成本低，适应层面广，而且测试精度高，而有效解决上述测试精度、效率以及成本问题。

附图说明

下面结合附图及实施例对本发明作进一步描述：

图1是本发明实施例的系统结构示意图；

图2是本发明实施例中的抖动信号叠加图；

图3是本发明实施例中测试用ADC的抖动量化图；

图4是本发明实施例中抖动信号d-DAC编码与u-DAC数字编码关系表；

图5是本发明实施例中信号叠加的一种电路结构图；

图6是本发明实施例中信号叠加的另一种电路结构图。

具体实施方式

以下结合具体实施例对上述方案做进一步说明。应理解，这些实施例是用于说明本发明而不限于限制本发明的范围。实施例中采用的实施条件可以根据具体厂家的条件做进一步调整，未注明的实施条件通常为常规实验中的条件。

实施例：

本实施例描述了一种高精度数模转换器测试系统，所述高精度DAC测试系统包括待测高精度数模转换器（待测DAC）、测试用的低精度模数转换器（ADC）以及提供抖动测试信号的模数转换器（DAC），所述待测高精度数模转换器的输入端与DAC编码单元相连并从输出端不断重复产生输出一定的待测波形，所述模数转换器的输入端与抖动信号编码单元相连并从输出端产生输出固定间隔的抖动信号，所述抖动信号的固定间隔时间与所述待测波形的周期相等，所述抖动信号与待测波形叠加后发送至低精度模数转换器，所述低精度模数转换器将所接收到叠加波形量化成不同的数字信号并输出，再将量化后的数字信号与所述待测高精度数模转换器的输入信号进行关联，进而计算待测高精度数模转换器的DNL和INL。

模数转换器的抖动信号经过与比例因子α相乘后再与待测DAC输出的待测波形叠加，然后再将叠加后的波形发送至低精度模数转换器。

将待测DAC(under test DAC)简称u-DAC，提供抖动信号的DAC(ditheringDAC)简称d-DAC,测试用的ADC(measure ADC)简称为m-ADC。其中抖动信号的产生可以由与u-DAC同一个类型的DAC来产生，也可是使用搭建专门的电路或信号发生器来产生，在本方案为了测试方便以及便于与输入信号波形叠加抖动信号的产生采用前种方案。d-DAC的输出值可以根据需求使用放大器等电路来放大或缩小，其比例因子为α。

在测试过程中，u-DAC需要不断重复产生一定的波形（如三角波、正弦波），在该方案中输入波形采用的是正弦波的上半部分如图2。在每个波形的周期内，d-DAC将会提供固定间隔的台阶抖动信号与u-DAC输出相叠加(其中这些台阶信号逐次增加)，这些叠加后的信号在不同周期被m-ADC量化成不同的数字信号。因为每个周期内信号的抖动幅度大小不同，m-DAC的输出将会被m-ADC量化成不同编码，输入信号在抖动信号每个周期内被量化编码有可能不同。尤其是随着抖动信号的电压逐渐增加，当电压大于m-ADC的一个LSB时输出编码将会增加。

其中Vk为u-DAC的输入信号,其表达式为|sin(x)|。δd为抖动数字台阶信号，用于分辨小信号以提高m-ADC的分辨率，叠加后的信号在每个周期之间都是逐次上升。假设在某一点x1，其叠加后为|sin(x1)|+δd1、|sin(x1)|+δd2、|sin(x1)|+δd3………..被m-ADC所量化为K1、K1……K2……K3，其中在某点n时，其输入信号的大小从（n-1）LSB到nLSB，m-ADC的输出信号从K(n-1)被量化成Kn。

对于不同的输入信号，m-ADC的输出编码会对应出一系列变化，那么将u-ADC与d-DAC的输入信号编码以及m-ADC输出数字信号编码放在一个标准将会组成一个二维结构表如图4，其中Nd为d-DAC所提供抖动电压的数字编码序列，ND为u-DAC的输入数字编码序列。假设ADC的位数是6位，其输出编码范围为0-63。在图4中的每一列代表着一定的d-DAC的输入编码序列，每列内所加在u-DAC的抖动电压都是相等的。另外，在该表中每一行是u-DAC的输入以及与抖动信号叠加后被m-ADC量化后的结果，可以看到在每一行中随着抖动信号电压的逐渐增大，其输出编码逐渐从n-1增加到n。其中比例因子α与d-DAC有关，主要是为了保证在一定的u-DAC输入时即在每一行中，至少要使m-ADC输出的数字编码有一次跳变。如果u-DAC的DNL小于0.5LSB是，那么对于每一行所能够提供的抖动信号电压要至少是m-ADC的3LSB就足以保证这种特性，那么每一行中的数字序列至少有三次变化。可知，m-ADC的输出编码与u-ADC和d-ADC的输入形成相关联的二维表，这些输出以及之间变化可以用来提高m-ADC准确度，并测试u-DAC的DNL和INL。

当Tj<Vk<Tj+1时，其中Tj是m-ADC介于j和j+1之间的转换水平，m-ADC的量化编码输出为j，ek为量化误差，那么可以估出u-DAC的输出电压大概为：

${\hat{V}}_k=T_j=V_k+e_k---(1-1)$

其中，ek是m-ADC所引入的量化误差，由于m-ADC的位数远远小于DAC的位数，ek有可能大于u-DAC的几十甚至几百个LSB，这就是不能使用转换位数比较低的ADC来直接测试转换位数比较高的DAC原因。在上章中分析可知，在ADC的输入端加入抖动信号，可以减小ADC的量化误差、提高其分辨率，还能改善SFDR性能。故在该方案中引入抖动技术来改善测试系统的性能，其测试架构如图1。

图3为加入抖动信号后被m-ADC量化过程。当u-DAC的输入信号一定时，m-ADC量化与抖动信号叠加Vk+δd的信号，其中δd为抖动信号的电压，当抖动信号不断增加将会被量化成一系列的输出编码，结果为图3中的每一行数字量，m-ADC将会量化Vk+δd为某一数字值j-1。随着d-DAC输入编码不断增加，抖动信号的电压也不断增加，Vk+δd也不断增加，m-ADC的输出数字量有可能发生跳变。抖动电压处在特殊的电压值时δdkj，m-ADC的输出编码从j-1跳变到j，那么m-ADC的输入电压Vk+δd从小于Tj增加到大于Tj(如图4)，重新估计u-DAC的大小：

${\hat{V}}_k=T_j-{\mathrm{\&delta;}}_{\mathrm{dkj}}---(1-2)$

其中δdkj=dkj/Nd-1/2，代表着抖动电压的大小，dkj可以在图4中找到。由于在静态测试中其曲线采用的是终端法，主要是呈现出线性特性，对抖动电压做归一化处理并不会影响最终测试结果的精确性，因此使用d-DAC的数字序列Nd对抖动信号进行归一化处理，减去1/2是使用舍入法来代表不同的抖动的转换水平。在该方案中，使与一定的Vk有关的抖动电压能够能够覆盖所有d-DAC的数字编码序列，并且是一个较小的周期。比例因子α主要是考虑到d-DAC一般都是非理想情况下，所以需要适当的缩小或放大，其产生的误差相对与u-DAC来说可以是忽略不计的。进一步分析该情况，从图4和公式1-2可知，ek是u-DAC的实际值Vk与估计值

之间的误差，其大小收到抖动电压的步阶的限制，即受到d-DAC的位数和比例因子α的限制，只要使抖动电压步阶足够小就能使误差减小到可以接受的范围。该方法主要是利用了抖动信号可以提高ADC的分辨率这一特性。

很明显，引入抖动信号可以提高ADC的分辨率，但还是无法保证测试结构的精确度，因为对于一款ADC来说，并不知道式4-2中的Tj的真实值，也误差准确的估计

的值。从图3中可以知道，如果适当的改变抖动电压的大小，m-ADC输出数字量中将会突然出现跳变。在图4中，在抖动电压为δdk(j+1)时，m-ADC的输出数字量从j增加到j+1。那么可以重新估计Vk的值，其表达式为：

${\hat{V}}_k=T_{j+1}-{\mathrm{\&delta;}}_{\mathrm{dk}(j+1)}---(1-3)$

其中δdkj=dk(j+1)/Nd，由于在该方程式中有两个未知量，那么对于每一个u-DAC的输出Vk至少要有两个类似于1-2和1-3的公式。，那么对于转换位数为N位的DAC，总共有2×ND个方程式中，其中Vk的变量有ND个变量，Tj变量有NADC-1个，其中ND的大小为2N，假设ADC转换位数为N则NADC大小为2N。由于m-ADC的转换位数远远低于u-DAC的位数，所以NADC-1小于ND。因此，u-DAC的输出电压Vk和m-ADC的转换水平Tj能够从2ND个线性方程得出，为了增加结果的准确度使用最小二乘法对最后数据进行处理。

由上述方法可以计算出较为准确的Vk值，那么可以分别计算出u-DAC的DNL和INL，其中1-2和1-3中的估计误差在（7）和（8）中的估计误差ek，受到抖动信号的步阶电压大小限制，可以通过减小在两个连续变化的抖动电压间的抖动增量来减少误差。如果是抖动信号的增量小于u-DAC的一个1LSB，最终所的测试结果将会非常准确。

随着u-DAC的位数逐步提高，ND的值呈指数性增长。一般u-DAC的位数都是比较高。所以ND会变的非常大，由上段可知该算法至少有2ND个方程，那么其计算是会越来越复杂并且非常消耗时间。从该方程的结构中可以看出，Vk和Tj的值可以使用一种比较简单算法来计算。

首先计算m-ADC在输出数字量为j时的可以转化模拟量的宽度Wj=Tj+1-Tj，从公式（1-2）和（1-3）中得到：

${\hat{W}}_j^k{\mathrm{\&delta;}}_{\mathrm{dk}(j+1)}-{\mathrm{\&delta;}}_{\mathrm{dkj}}---(1-4)$

那么对于不同的Vk,有不同的Wj值，对这些值的求平均值可得：

${\hat{W}}_j=\underset{k}{\mathrm{mean}}\left({\hat{W}}_j^k\right)---(1-5)$

由此可知，m-ADC的转换电压可以通过对上述值的累加来得到：

${\hat{T}}_j=\underset{i=0}{\overset{j-1}{\mathrm{\&Sigma;}}}{\hat{W}}_i---(1-6)$

不考虑m-ADC的静态特性的影响，则在公式（1-6）中T0为0，那么u-DAC的输出电压可以通过类似（1-2）和（1-3）来计算，表达式如下：

${\hat{V}}_k=\underset{j}{\mathrm{mean}}({\hat{T}}_j-{\mathrm{\&delta;}}_{\mathrm{dkj}})---(1-7)$

这中算法，主要是通过提供不同的抖动电压，分别估算出Vk的值，然后求其平均值得到比较准确的u-DAC的输出电压。

在抖动信号和待测的DAC信号在数据的处理过程中涉及到两种信号的耦合，由于DAC的输出有电压输出型号和电流输出型号，其耦合设计分别设计。当d-DAC和u-DAC都是输出都采用电压型号时有两种方法，一种是使用运算放大器构成同相加法器如图5。

在该电路结构中，Vk为u-DAC的输出，Vd为抖动电压的输出信号，其输出为Vo那么根据运算放大器的“虚短”和“虚断”特性，其输出表达式可以表示为：

$V_o=R_3\&times;(R_3//R_4)\&times;(\frac{V_k}{R_1}+\frac{V_d}{R_2})\&times;\frac{1}{R_1//R_2}---(1-9)$

在该电路中，一般R1和R2相等，那么其输出主要是由R3和R4来决定，两者的值主要是由α来决定，保证在每一行只要有三次m-ADC输出变化。

为了减小运算放大器噪声对该测试的影响，设计中第二种方案如图6。

在该方案中采用纯电阻，可以减少电路中的噪声影响，其输出表达是为

$V_o=(\frac{V_k}{R_1}+\frac{V_d}{R_3})/(R_1//R_2//R_3)$

其中，为了使抖动信号与u-DAC的相加不受电阻影响，R1和R3所要取的值要保持两者完全相等，R1、R2、R3三个电阻的比值也是由α来决定的，保证对于每一个u-DAC的电压在抖动电压下都至少有三次变化。一般对于u-DAC和d-DAC输出电压型的，采用第二种方案，该方案可以减少测试过程中的各种误差。

上述实例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人是能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所做的等效变换或修饰，都应涵盖在本发明的保护范围之内。

Claims (5)

1.一种高精度数模转换器测试系统，其特征在于，所述高精度DAC测试系统包括待测高精度数模转换器、测试用的低精度模数转换器以及提供抖动测试信号的信号发生单元，所述待测高精度数模转换器的输入端与DAC编码单元相连并从输出端不断重复产生输出一定的待测波形，所述信号发生单元的输入端与抖动信号编码单元相连并从输出端产生输出固定间隔的抖动信号，所述抖动信号的固定间隔时间与所述待测波形的周期相等，所述抖动信号与待测波形叠加后发送至低精度模数转换器，所述低精度模数转换器将所接收到叠加波形量化成不同的数字信号并输出，再将量化后的数字信号与所述待测高精度数模转换器的输入信号进行关联，进而计算待测高精度数模转换器的DNL和INL。

2.根据权利要求1所述的高精度数模转换器测试系统，其特征在于，所述抖动信号经过与比例因子α相乘后再与待测波形叠加，然后再将叠加后的波形发送至低精度模数转换器。

3.根据权利要求1所述的高精度数模转换器测试系统，其特征在于，所述低精度模数转换器为快速模数转换器，所述低精度模数转换器的转换位数为8位。

4.根据权利要求1所述的高精度数模转换器测试系统，其特征在于，所述信号发生单元可以为信号发生器或者信号发生电路或者数模转换器三者中任意一种。

5.根据权利要求1所述的高精度数模转换器测试系统，其特征在于，所述的待测高进度数模转换器根据DAC编码单元产生待测波形，所述待测波形为正弦波的上半部分。

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