CN102253329B

CN102253329B - 一种fpga单长线斜向开关的测试方法

Info

Publication number: CN102253329B
Application number: CN 201110164285
Authority: CN
Inventors: 于大鑫; 周亚丽; 徐彦峰; 陈诚; 季正凯; 李晓磊
Original assignee: CETC 58 Research Institute
Current assignee: Wuxi Zhongwei Yixin Co Ltd
Priority date: 2011-06-17
Filing date: 2011-06-17
Publication date: 2013-04-17
Anticipated expiration: 2031-06-17
Also published as: CN102253329A

Abstract

本发明涉及一种基于Virtex架构的FPGA单长线斜向开关的测试方法，仅用四次配置就完成。本发明的优点是：以移位寄存器链模式测试FPGA电路的单长线斜向开关，可以测试24根为一组的单长线的任意2根信号之间的桥接故障；仅用四段配置码即可测试所有CLB的单长线斜向开关；通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用四次配置，后两次配置CLB位置偏离量为4的情况下，故障定位可精确到四个CLB的单长线斜向开关；在故障定位要求极端精确的情况下，将本发明的以列为蛇形通路的基本结构改为以行为蛇形通路的基本结构，则可以采用八次配置，将故障定位即可精确到具体的唯一确定的CLB对应的单长线斜向开关。

Description

一种FPGA单长线斜向开关的测试方法

技术领域

本发明涉及一种基于Virtex架构的FPGA测试方法，特别是基于Virtex架构FPGA单长线斜向开关的测试方法。

背景技术

现场可编程门阵列FPGA的用户可编程性、低开发成本以及短研发周期等性质使它成为实现现代电路和系统的一种重要技术。在FPGA芯片中，布线资源占芯片面积的60％以上，并且随着器件规模增大，互连资源也越来越复杂，其出现故障的可能性很大，所以互连资源测试非常重要。

目前，国内外公知的FPGA布线开关测试技术不是着眼于3×3、4×4等小规模的布线开关，而Virtex系列/SpartanII系列的FPGA采用24×24的单长线布线开关，配合六长线、长线、三态控制/数据线等，共同构成了结构复杂、层次分明的系统化的布线资源。

FPGA器件的测试简单说来就是把FPGA器件配置成相应的测试电路，用多次配置来覆盖所有的资源，然后施加测试向量。如此一来，FPGA产品的测试工作中，配置码的数量则成为影响测试周期的关键参数。

国内外虽然有所谓四次、六次配置完成FPGA互连资源测试的方法，但一方面上述方法均基于结构简单的互联资源模型实现的；另一方面由于测试过程中没有引入触发器信号，导致布线资源互连级数过长，不利于故障定位；并且对于布线通路之间可能发生的桥接类故障模型也没有提出明确可用的检测手段。

发明内容

本发明的目的是克服现有技术中存在的不足，开发一种配置次数尽可能少的基于Virtex架构的24×24规模FPGA单长线斜向开关的测试算法，仅用四次配置就完成的故障覆盖率达100％的可精确定位故障位置及类型。该算法测试资源可控性强：确保每根单长线的连线与斜向开关均被测试到；可复用性强：适用于所有基于Virtex架构的FPGA；发生故障时定位准确，且可以覆盖同一CLB内部24根为一组的单长线所有的故障类型，包括：固定型故障的开路与短路、以及桥接类故障的与、或、异或、异或非、与非、或非。

按照本发明提供的技术方案是：四次配置完成FPGA完成基于Virtex架构的FPGA单长线斜向开关的测试方法，第一次配置包括如下步骤：

11)由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；所述第一组CLB是指FPGA第一列前四行的4个CLB；

12)步骤11)所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；

13)步骤11)所述第一组CLB与第二组CLB之间的布线开关(不包含第一组与第二组CLB对应的布线开关)，其单长线斜向开关北至东与东至南选通；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；所述第二组CLB是指步骤11)所述第一组CLB南部用作单长线驱动的4个CLB；

14)在24根信号进入步骤13)所述第二组CLB对应的IMUX时，将信号的奇数位与偶数位互换；

15)按照步骤12)、13)、14)循环进列直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进列；

16)将Blockram的初始值需要按如下要求进列设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

所述步骤13)中单长线斜向开关总计有四组，分别为北至东、东至南、南至西、西至北，由于单长线斜向开关没有方向性，所以上述四组开关也可命名为：东至北、南至东、西至南、北至西。

所述步骤15)中列与列之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有单长线斜向开关；

第二次配置包括如下步骤：

21)由右侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；此次所述第一组CLB为FPGA第一列后四行的4个CLB；

22)步骤21)所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；

23)步骤21)所述第一组CLB与第二组CLB之间的布线开关(不包含第一组与第二组CLB对应的布线开关)，其单长线斜向开关南至西与西至北选通；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；此次所述第二组CLB是指步骤21)所述第一组CLB北部的4个CLB；

24)在24根信号进入步骤23)所述第二组CLB对应的IMUX时，将信号的奇数位与偶数位互换；

25)按照步骤22)、23)、24)循环进列直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进列；

26)将Blockram的初始值需要按如下要求进列设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

所述步骤23)中单长线斜向开关总计有四组，分别为北至东、东至南、南至西、西至北，由于单长线斜向开关没有方向性，所以上述四组开关也可命名为：东至北、南至东、西至南、北至西。

所述步骤25)中列与列之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有单长线斜向开关；

第三次配置，将第一次配置中的CLB位置依次向南移4行，其余步骤不变；

第四次配置，将第二次配置中的CLB位置依次向北移4行，其余步骤不变。

本发明的优点是：

1)以移位寄存器链模式测试FPGA电路的24根单长线，可以测试24根为一组的单长线的任意2根信号之间的桥接故障；

2)仅用四段配置码即可测试所有CLB的单长线斜向开关；

3)通过Blockram的初始配置，简化了测试流程，便于用户操作；

4)故障定位准确，事实上采用四次配置，后两次配置CLB位置偏离量为4的情况下，故障定位可精确到四个CLB的斜向开关或单长线；在故障定位要求极端精确的情况下(譬如需要对某批次的故障芯片进行故障分析)，可仿照上述四次配置方案步骤，实现以行为蛇形通路的基本结构(上述四次配置均采用的为以列为蛇形通路的基本结构)，总计采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或单长线。

附图说明

图1是垂直单长线测试整体结构示意图。

图2是垂直单长线测试局部结构示意图。

图3是CLB内部电路原理图。

图4是测试电路门级仿真波形图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。本测试方法的实施对象基于Xilinx公司Virtex^TM系统架构的任何FPGA。基于该架构的FPGA通常包括：嵌入式块存储器(Blockram)、可编程输入输出单元(Input/Output Block，IOB)、大量可编程逻辑单元(Configurable Logic Block，CLB)和可编程互连资源，经典对称式的FPGA互连资源包括互联开关盒(Switch Box，SB)、输入开关盒(InputMux，IMUX)、输出开关盒(Output Mux，OMUX)，IOB模块开关盒、以及互连线段(具体包括单长线、六长线、长线、三态总线等资源)。

图1，2所示为基于Xilinx公司Virtex^TM系统架构的FPGA逻辑结构示意图，图中包括：IOB1，IOB的输入开关盒2，IOB的互联开关盒3，CLB4，CLB的输入开关盒(IMUX)5，CLB的输出开关盒(OMUX)6，CLB的Slice07，CLB的Slice18，CLB的互连开关盒(SB)9，斜向开关东至南(E0-＞S6)10，斜向开关北至东(N16-＞E12)11。斜向开关，即斜向的可编程互连点(Programmable InterconnectPoints，PIP)，单长线之间的斜向开关由2bits的SRAM构成，从而可以提供更好的驱动能力基于上述架构的FPGA。IOB的物理位置依据顶层、底层、右侧、左侧分别命名为TCi、BCi、RRi、LRi，i＝1，2，3，…，其中C表示列，R表示行。顶层、底层的每个开关盒对应2个IOB，右侧、左侧的每个开关盒对应3个IOB。图中各CLB模块对应的布线开关按x行y列标记为CLB RxCy。垂直单长线测试列与列之间采用蛇行结构布局，即当奇数列测试采用自上至下的布线偶数列测试则采用自下至上的单长线布线，反之亦然。每列内部以4个布线开关为一组，每个布线开关输出6根单长线，共计输出24根单长线。实现对应列布线开关的所有垂直单长线(24根)的斜向开关测试。考虑到布线开关内部斜向开关的测试在输出单长线的4个CLB中无法测试，固需要额外加一段码使得该组布线开关的布局约束向南移4行，从而确保垂直方向的单长线及其对应斜向开关的测试100％覆盖。

本发明通过四次配置完成基于Virtex架构的FPGA单长线斜向开关的测试。垂直单长线测试列与列之间采用蛇行结构布局，即当奇数列测试采用自上至下的布线偶数列测试则采用自下至上的单长线布线，反之亦然。每列内部以4个布线开关为一组，每个布线开关输出6根单长线，共计输出24根单长线。实现对应列布线开关的所有垂直单长线(24根)的斜向开关测试。考虑到布线开关内部斜向开关的测试在输出单长线的4个CLB中无法测试，固需要额外加一段码使得该组布线开关的布局约束向南移4行，从而确保垂直方向的单长线及其对应斜向开关的测试100％覆盖。

具体步骤如下。

第一次配置包括如下步骤：

11)由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；所述第一组CLB是指FPGA第一列前四行的4个CLB，即CLB_R1C1、CLB_R2C1、CLB_R3C1、CLB_R4C1；所述左侧顶部的两个Blockram即RAMB4_ROC0与RAMB4_R1C0，其中前者输出16根DO信号，后者输出8根DO信号；

13)步骤11)所述第一组CLB与第二组CLB之间的布线开关(不包含第一组与第二组CLB对应的布线开关)，其单长线斜向开关北至东与东至南选通；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；所述第二组CLB是指步骤11)所述第一组CLB南部用作单长线驱动的4个CLB，在组间间隔为4的情况下，第二组CLB即指CLB_R9C1、CLB_R10C1、CLB_R11C1、CLB_R12C1；

所述步骤11)第二组CLB是指所述第一组CLB南部用作单长线驱动的4个CLB，在组间间隔为4的情况下，第二组CLB即指CLB_R9C1、CLB_R10C1、CLB_R11C1、CLB_R12C1；

第二次配置包括如下步骤：

21)由右侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；此次所述第一组CLB为FPGA第一列后四行的4个CLB，若以64行96列的100万门FPGA芯片XCV1000为例，第一列后四行的4个CLB即为CLB_R61C1、CLB_R62C1、CLB_R63C1、CLB_R64C1；所述右侧顶部的两个Blockram即RAMB4_ROC1与RAMB4_R1C1，其中前者输出16根DO信号，后者输出8根DO信号；

图2所示为垂直单长线测试局部结构示意图。图2中，Slice1输出4根信号，自西至东分别为{S1_Y/S1_YQ/S1_X/S1_XQ}；Slice0输出2根信号，自西至东分别为{S0_X/S0_XQ}；上述总计6根信号输出至CLB的OMUX，然后转入CLB对应的互联开关盒，经单长线传至同行的下一列CLB。输入信号自西至东为{S1_G_B1/S1_BY/S1_F_B1/S1_BX/S0_F_B1/S0_BX}。

在图3中，每个CLB输出的6根信号分为三组(S1_Y/S1_YQ，S0_Y/S0_YQ，S0_X/S0_XQ)，图中显示的为Slice0的两组(S0_Y/S0_YQ，S0_X/S0_XQ)信号，其中左侧CLB的S0_X与S0_XQ，在输入右侧CLB的过程中采用X与XQ串联而不是X与X串联的模式，从而导致输出信号每经过2个CLB则接受触发器驱动一次，整体而言从宏观上看，输出信号为BRAM输出测试码经n/2级移位寄存器后输出的结果。

图4所示为：以XCV1000为例的测试电路门级仿真波形图，图中20、15分别为Blockram输出信号DO与测试电路输出信号dout的第一段区间，该区间内任意两根信号之间至少存在一个周期二者值为01；图中12、16为信号高周期，该时钟周期内的所有24根信号值均为高；图中13、17为信号低周期，该时钟周期内的所有24根信号值均为低；图中14、18分别为DO与dout的第二段区间，该区间内任意两根信号之间至少存在一个周期二者值为2’B10；图中19为传输延迟区间，该区间大小为96×5/2个时钟周期。其中BRAM输出数据DO经96×5/2级寄存器链后传入dout。如前文所述，因传输链级数为偶数，且采用X与XQ(或Y与YQ)串联的模式，固输出dout的值与DATA相比dout[0]与DO[1]为一一对应关系，而dout[1]与DO[0]为一一对应关系，其余对应关系对照图4均可依上述规律推出。

该算法测试资源可控性强：确保每个单长线斜向开关均被测试到，可复用性强：适用于所有基于Virtex架构的FPGA，发生故障时定位准确，且可以覆盖同一CLB内部24根为一组的单长线所有的故障类型：固定型故障的开路与短路、以及桥接类故障。

Claims

1. 一种FPGA单长线斜向开关的测试方法，其特征是通过四次配置完成基于Virtex架构的FPGA单长线斜向开关的测试；第一次配置包括如下步骤：

11）由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；所述第一组CLB是指FPGA第一列前四行的4个CLB；

12）步骤11）所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的输出开关盒输出，每个输出开关盒输出6根信号；

13）步骤11）所述第一组CLB与第二组CLB之间的布线开关，其单长线斜向开关北至东与东至南选通，所述第一组CLB与第二组CLB之间的布线开关不包含第一组与第二组CLB对应的布线开关；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；所述第二组CLB是指步骤11）所述第一组CLB南部用作单长线驱动的4个CLB；

14）在24根信号进入步骤13）所述第二组CLB对应的输入开关盒时，将信号的奇数位与偶数位互换；

15）按照步骤12）、13）、14）循环进列直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进列；

16）将Blockram的初始值需要按如下要求进列设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

所述步骤13）中单长线斜向开关总计有四组，分别为北至东、东至南、南至西、西至北，或者东至北、南至东、西至南、北至西；

所述步骤15）中列与列之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有单长线斜向开关；

第二次配置包括如下步骤：

21）由右侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；此次所述第一组CLB为FPGA第一列后四行的4个CLB；

22）步骤21）所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的输出开关盒输出，每个输出开关盒输出6根信号；

23）步骤21）所述第一组CLB与第二组CLB之间的布线开关，其单长线斜向开关南至西与西至北选通，所述第一组CLB与第二组CLB之间的布线开关不包含第一组与第二组CLB对应的布线开关；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；此次所述第二组CLB是指步骤21）所述第一组CLB北边的4个CLB；

24）在24根信号进入步骤23）所述第二组CLB对应的输入开关盒时，将信号的奇数位与偶数位互换；

25）按照步骤22）、23）、24）循环进列直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进列；

26）将Blockram的初始值需要按如下要求进列设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

所述步骤23）中单长线斜向开关总计有四组，分别为北至东、东至南、南至西、西至北，或者东至北、南至东、西至南、北至西；

所述步骤25）中列与列之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有单长线斜向开关；

2.如权利要求1所述FPGA单长线斜向开关的测试方法，其特征是所述第一次配置的步骤11)和第二次配置的步骤21)中的Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入各自的第一组CLB中。

3.如权利要求1所述FPGA单长线斜向开关的测试方法，其特征是所述第一次配置的步骤12)、14)和第二次配置的步骤22)、24)中的DO信号依序号的奇偶特性，分为两组，分别连入各自第一组CLB内部的触发器与第二组内部的触发器，并将这种轮转进入触发器的形式延续直至最后一组CLB。