CN107452426B - 一种fpga芯片中存储元件的检测电路及检测方法 - Google Patents

Abstract

本发明提供一种FPGA芯片中存储元件的检测电路及方法，电路包括切片，切片有多个含依次连接的第一元件、查找表和第二元件的通道，第二元件接下一通道的第一元件。元件在收到第一时钟信号时接收存储检测信号；收到第二时钟信号时接收存储参考信号，输出结果。或包括：可配置逻辑块的两切片中的被测和检测电路，被测电路有多个待测第三元件，检测电路有连接的查找表和第四元件的多个通道，第四元件接下一通道查找表的输入，每个第三元件接查找表另一输入。第三元件接收存储检测信号；查找表接收参考和检测信号，输出给第四元件；第四元件收到第四时钟信号时接收存储检测信号，接收到第五时钟信号时接收存储参考信号，输出结果。元件为存储元件。

Description

一种FPGA芯片中存储元件的检测电路及检测方法

技术领域

本发明涉及集成电路芯片测试领域，更具体地，涉及SRAM型FPGA芯片中存储元件的检测电路及检测方法。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

Xilinx 7系列FPGA包括Artix-7、Kentix-7与Virtex-7三个子类，三类器件的可配置逻辑块(CLB)结构相同，如图1所示。每个CLB由2个切片(SLICE)组成，每个切片具有唯一的物理位置编号(如X0Y0，X2Y1)。

存储元件(Storage Element)是FPGA SLICE中实现可编程时序逻辑的功能模块，是进行同步设计、建立流水线结构、提升FPGA内部逻辑运行速度的关键单元。7系列FPGA在每个SLICE中集成了8个可编程的单bit存储元件，按功能可以将其分为两组，每组4个，其中一组可以实现触发器与锁存器的功能(称为FF组)，另一组只能实现触发器功能(称为5FF组)，具体原语及功能见表1：

表1

现有关于存储元件的检测方法及优缺点如下：

现有关于存储元件的检测方法都是对Xilinx早期Virtex、Virtex-II等型号存储元件的检测方法，由于Virtex-7系列的CLB SLICE的结构发生了较大改进，早期Virtex、Virtex-II使用的检测电路与检测方法对于Virtex-7并不适用，目前尚没有一种对Virtex-7FPGA存储元件的触发器与锁存器功能进行检测、并对检测到的故障进行定位的方法。

发明内容

本发明提供一种克服上述问题或者至少部分地解决上述问题的FPGA芯片中存储元件的检测电路及检测方法。

第一方面，本发明提供一种FPGA芯片中存储元件的检测电路，包括：

至少一个切片，每个切片包括多个连接通道，每个所述连接通道包括依次连接的一个第一存储元件、一个查找表和一个第二存储元件，每个所述连接通道的第二存储元件连接下一个连接通道的第一存储元件，每个所述第一存储元件和所述第二存储元件还具有用于接收时钟信号的时钟信号输入端；

所述第一存储元件和第二存储元件，用于在接收到第一时钟信号时，接收并存储第一检测信号，在接收到第二时钟信号时，接收存储第一参考信号，并输出第一检测结果，以根据所述第一检测结果确定所述第一存储元件和第二存储元件是否可存储所述第一检测信号；

所述第一参考信号与所述第一检测信号为不同的信号；

所述查找表，用于将所述第一存储元件输出的第一检测信号和第一参考信号译码后输出给所述第二存储元件。

优选的，所述第一存储元件和所述第二存储元件还具有用于接收异步复位信号、异步置位信号、同步复位信号或同步置位信号的第一功能信号输入端；

相应地，所述第一存储元件和所述第二存储元件，还用于：接收异步复位信号、异步置位信号、同步复位信号或同步置位信号，并在所述异步复位信号、异步置位信号、同步复位信号或同步置位信号生效后，生成并存储第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号；接收第三时钟信号，并在接收到第三时钟信号时，接收存储第二参考信号，并输出第二检测结果，以根据所述第二检测结果确定所述第一存储元件和所述第二存储元件是否异步复位、异步置位、同步复位或同步置位；

所述查找表，还用于将所述第一存储元件输出的所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号以及第二参考信号，译码后输出给所述第二存储元件；

所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为与所述第一参考信号不同的信号，所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为所述第二参考信号不同的信号。

第二方面，本发明还提供一种FPGA芯片中存储元件的检测电路，包括：多个可配置逻辑块，每个所述可配置逻辑块包含两个切片，其中一个切片为被测电路，另一个切片为检测电路，所述被测电路包括多个待测的第三存储元件，所述检测电路包括多个连接通道，每个所述连接通道包括相互连接的查找表和第四存储元件，每个连接通道的第四存储元件连接下一个连接通道的查找表的第一信号输入端，每个所述第三存储元件连接一个所述查找表的第二信号输入端，所述查找表配置为选择器，每个所述第四存储元件还具有用于接收时钟信号的时钟信号输入端；

所述第三存储元件，用于接收存储第二检测信号，并将所述第二检测信号输出给所述查找表；

所述查找表，用于接收所述第二检测信号和第三参考信号，并将所述第二检测信号和所述第三参考信号输出给所述第四存储元件；

所述第四存储元件，用于在接收到所述第四时钟信号时，接收并存储所述第二检测信号，在接收到第五时钟信号时，接收并存储所述第三参考信号，并输出第三检测结果，以根据所述第三检测结果确定所述第一存储元件是否可存储所述第二检测信号；

所述第三参考信号与所述第二检测信号为不同的信号。

优选的，所述第三存储元件还具有用于接收异步复位信号或异步置位信号的第二功能信号输入端；

相应地，所述第三存储元件，还用于接收并存储第三检测信号；接收异步复位信号或异步置位信号，并在所述异步复位信号或所述异步置位信号生效后，生成并存储第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述查找表；

所述查找表，还用于接收所述第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述第四存储元件；接收第四参考信号，并将所述第四参考信号传输给所述第四存储元件；

所述第四存储元件，还用于在接收到第六时钟信号时，接收并存储所述第二异步复位初始信号或第二异步置位初始信号，在接收到第七时钟信号时，接收存储所述第四参考信号，并输出第四检测结果，以根据所述第四检测结果确定所述第三存储元件是否异步复位或异步置位；

其中，所述第三检测信号与所述第二异步复位初始信号或第二异步置位初始信号不同，所述第三参考信号和所述第四参考信号均与所述第二异步复位初始信号或第二异步置位初始信号不同。

第三方面，本发明还提供一种FPGA芯片中存储元件的检测方法，包括：

第一存储元件和第二存储元件在接收到第一时钟信号时，接收并存储第一检测信号；

所述第一存储元件和第二存储元件在接收到第二时钟信号时，接收存储第一参考信号，并输出第一检测结果，以根据所述第一检测结果确定所述第一存储元件和第二存储元件是否可存储所述第一检测信号；

所述第一参考信号与所述第一检测信号为不同的信号；

查找表接收所述第一检测信号和所述第一参考信号，译码后输出给所述第二存储元件。

优选的，所述方法还包括：

所述第一存储单元和所述第二存储单元接收异步复位信号、异步置位信号、同步复位信号或同步置位信号，并在所述异步复位信号、异步置位信号、同步复位信号或同步置位信号生效后，生成并存储第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号；接收第三时钟信号，并在接收到第三时钟信号时，接收存储第二参考信号，并输出第二检测结果，以根据所述第二检测结果确定所述第一存储元件和所述第二存储元件是否异步复位、异步置位、同步复位或同步置位；

所述查找表接收所述第一存储元件输出的所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号以及第二参考信号，译码后输出给所述第二存储元件；

所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为与所述第一参考信号不同的信号，所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为所述第二参考信号不同的信号。

第四方面，本发明还提供一种FPGA芯片中存储元件的检测方法，包括：

第三存储元件接收存储第二检测信号，并将所述第二检测信号输出给查找表；

所述查找表接收所述第二检测信号和第三参考信号，并将所述第二检测信号和所述第三参考信号输出给第四存储元件；

所述第四存储元件在接收到所述第四时钟信号时，接收并存储所述第二检测信号，在接收到第五时钟信号时，接收并存储所述第三参考信号，并输出第三检测结果，以根据所述第三检测结果确定所述第一存储元件是否可存储所述第二检测信号；

所述第三参考信号与所述第二检测信号为不同的信号。

优选的，所述方法还包括：

所述第三存储元件接收并存储第三检测信号；

所述第三存储元件接收异步复位信号或异步置位信号，并在所述异步复位信号或所述异步置位信号生效后，生成并存储第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述查找表；

所述查找表接收所述第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述第四存储元件；

所述第四存储元件在接收到第六时钟信号时，接收并存储所述第二异步复位初始信号或第二异步置位初始信号；

所述查找表接收第四参考信号，并将所述第四参考信号传输给所述第四存储元件；

所述第四存储元件在接收到第七时钟信号时，接收存储所述第四参考信号，并输出第四检测结果，以根据所述第四检测结果确定所述第三存储元件是否异步复位或异步置位；

其中，所述第三检测信号与所述第二异步复位初始信号或第二异步置位初始信号不同，所述第三参考信号和所述第四参考信号均与所述第二异步复位初始信号或第二异步置位初始信号不同。

由上述技术方案可知，本发明利用将多个用于测试的存储元件串联成链的方式，先将检测信号存储到待测的存储元件中，再将检测信号存储到用于测试的存储元件中，用于测试的存储元件再接收存储参考信号，输出检测结果，若检测结果中均为检测信号，则确定待测的存储元件可以存储检测信号，确认该待测的存储元件没有故障，反之，若检测结果中包括参考信号，则确定对应的待测的存储元件并未存储进检测信号，而根据错误信号出现的位置就可以定位到故障的待测存储元件编号。

附图说明

图1为现有技术中FPGA中可配置逻辑块的示意图；

图2为本发明一实施例的FPGA芯片中存储元件的检测电路的结构示意图；

图3为本发明另一实施例的FPGA芯片中存储元件的检测电路的结构示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明检测电路包括FDCE检测电路、FDPE检测电路、FDRE检测电路、FDSE检测电路、LDCE检测电路和LDPE检测电路，其中，FDCE检测电路、FDPE检测电路、FDRE检测电路、FDSE检测电路基本相同，差别仅在于所使用的存储元件电路原语的一个控制引脚的定义不同(分别对应异步复位CLR、异步置位PRE、同步复位R、同步置位S)，如图2所示，统称为“触发器功能检测电路”。

本发明中的FPGA芯片包括多个可配置逻辑块CLB，每个CLB包含两个切片SLICE，每个SLICE构成一个FDCE、FDPE、FDRE、FDSE功能检测电路最小单元。

图2为本发明一实施例提供的FPGA芯片中存储元件的检测电路的结构示意图。

如图2所示的一种FPGA芯片中存储元件的检测电路，包括：

至少一个切片，每个切片包括多个连接通道，每个所述连接通道包括依次连接的一个第一存储元件、一个查找表和一个第二存储元件，每个所述连接通道的第二存储元件连接下一个连接通道的第一存储元件，每个所述第一存储元件和所述第二存储元件还具有用于接收时钟信号的时钟信号输入端；

所述第一存储元件和第二存储元件，用于在接收到第一时钟信号时，接收并存储第一检测信号，在接收到第二时钟信号时，接收存储第一参考信号，并输出第一检测结果，以根据所述第一检测结果确定所述第一存储元件和第二存储元件是否可存储所述第一检测信号；

所述第一参考信号与所述第一检测信号为不同的信号；

所述查找表，用于将所述第一存储元件输出的第一检测信号和第一参考信号译码后输出给所述第二存储元件。

作为一种优选实施例，所述第一存储元件和所述第二存储元件还具有用于接收异步复位信号、异步置位信号、同步复位信号或同步置位信号的第一功能信号输入端；

相应地，所述第一存储元件和所述第二存储元件，还用于：接收异步复位信号、异步置位信号、同步复位信号或同步置位信号，并在所述异步复位信号、异步置位信号、同步复位信号或同步置位信号生效后，生成并存储第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号；接收第三时钟信号，并在接收到第三时钟信号时，接收存储第二参考信号，并输出第二检测结果，以根据所述第二检测结果确定所述第一存储元件和所述第二存储元件是否异步复位、异步置位、同步复位或同步置位；

所述查找表，还用于将所述第一存储元件输出的所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号以及第二参考信号，译码后输出给所述第二存储元件；

所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为与所述第一参考信号不同的信号，所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为所述第二参考信号不同的信号。

可以理解的是，第一存储元件和第二存储元件均为触发器，即上述检测电路为对存储元件的触发器功能进行检测的电路。

图2中显示的为一个切片中的检测电路的结构，其中，包括4个第一存储元件、4个查找表和4个第二存储元件，其中，4个第一存储元件分别为5FFD、5FFC、5FFB和5FFA，4个查找表分别为LUTD、LUTC、LUTB和LUTA，4个第二存储元件分别为FFD、FFC、FFB和FFA，共构成4个连接通道，分别为第一连接通道、第二连接通道、第三连接通道和第四连接通道，其中，第一连接通道包括：5FFD、LUTD和FFD；第二连接通道包括：5FFC、LUTC和FFC；第三连接通道包括：5FFB、LUTB和FFB；第四连接通道包括：5FFA、LUTA和FFA；5FFD的输入数据由外部信号D给出，5FFD的数据输出端口连到LUTD的A[0]地址输入DA[0]上，LUTD的数据输出端口OD连到FFD的数据输入端口，FFD的数据输出端口连到5FFC的数据输入端口，依次类推，最终FFA的数据输出端口连到外部信号Q上。

八个存储元件(4个第一存储元件和4个第二存储元件)均设置为FDCE功能，有CLR、CLK和CE控制引脚连接八个存储元件的时钟信号输入端，且八个存储元件的时钟信号CLK、使能信号CE、复位信号CLR由统一的外部信号提供，每个查找表均为6输入查找表，存储的数据均为64’h0000_0000_0000_0001，每个查找表的A[5:1]地址由外部信号统一提供。

对于多个图2所示的检测电路，需要将前一级检测电路的Q连接到下一级检测电路的D上，依次串联成链，最多可级联FPGA内部全部切片SLICE。

在图2所示的具体实施例中，LUTD先接收5FFD输出的第一检测信号或第一参考信号，译码后将第一检测信号或第一参考信号输出给FFD，FFD接收存储后输出给5FFC，5FFC接收存储第一检测信号或第一参考信号后输出给LUTC，LUTC接收第一检测信号或第一参考信号，译码后输出给FFC，FFC接收存储第一检测信号或第一参考信号后输出给5FFB，5FFB接收存储第一检测信号或第一参考信号后输出给LUTB，LUTB接收第一检测信号或第一参考信号，译码后输出给FFB，FFB接收存储第一检测信号或第一参考信号后输出给5FFA，5FFA接收存储第一检测信号或第一参考信号后输出给LUTA，LUTA接收第一检测信号或第一参考信号，译码后输出给FFA,FFA接收存储第一检测信号或第一参考信号后从Q端口输出。

值得说明的是，需要先设定好存储元件的位置，即确定每个存储元件的编号所对应的位置。

采用上述的检测电路可对存储元件的FDCE、FDPE、FDRE和FDSE功能的检测。

一种FPGA芯片中存储元件的检测方法，包括：

第一存储元件和第二存储元件在接收到第一时钟信号时，接收并存储第一检测信号；

所述第一存储元件和第二存储元件在接收到第二时钟信号时，接收存储第一参考信号，并输出第一检测结果，以根据所述第一检测结果确定所述第一存储元件和第二存储元件是否可存储所述第一检测信号；

所述第一参考信号与所述第一检测信号为不同的信号；

查找表接收所述第一检测信号和所述第一参考信号，译码后输出给所述第二存储元件。

作为一种优选实施例，所述方法还包括：

所述第一存储单元和所述第二存储单元接收异步复位信号、异步置位信号、同步复位信号或同步置位信号，并在所述异步复位信号、异步置位信号、同步复位信号或同步置位信号生效后，生成并存储第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号；接收第三时钟信号，并在接收到第三时钟信号时，接收存储第二参考信号，并输出第二检测结果，以根据所述第二检测结果确定所述第一存储元件和所述第二存储元件是否异步复位、异步置位、同步复位或同步置位；

所述查找表接收所述第一存储元件输出的所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号以及第二参考信号，译码后输出给所述第二存储元件；

所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为与所述第一参考信号不同的信号，所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为所述第二参考信号不同的信号。

下面提供FDCE、FDPE、FDRE和FDSE的具体检测方法。

(1)FDCE检测方法

1)设置A[5:1]＝5’b0，D＝1，CE＝1，CLR＝0；

2)通过CLK端口连续给出8N(N为切片数量)个时钟信号；

3)设置D＝0，通过CLK端口连续给出8N个时钟信号，同时从最后一个切片中的检测电路的Q端口读出8N个数据，若数据为全1则功能正常，如过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号；

4)设置D＝1，通过CLK端口连续给出8N个时钟信号，同时从最后一个切片的检测电路的Q端口读出8N个数据，若数据为全0则功能正常，如过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

5)设置CLR＝1，一个时钟周期后设置CLR＝0，过程中CLK端口不施加时钟信号；

6)通过CLK端口连续给出8N个时钟信号，同时从最后一个切片的检测电路的Q端口读出8N个数据，若数据为全0则功能正常，如过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号。

(2)FDPE检测方法

1)设置A[5:1]＝5’b0，D＝0，CE＝1，PRE＝0；

2)通过CLK端口连续给出8N(N为检测电路数量)个时钟信号；

3)设置D＝1，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全0则功能正常，如过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

4)设置D＝0，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全1则功能正常，如过程中读出0，则根据1出现的位置可以定位到故障的存储元件编号；

5)设置PRE＝1，一个时钟周期后设置PRE＝0，过程中CLK端口不施加时钟信号；

6)通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全1则功能正常，如过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号；

(3)FDRE检测方法

1)设置A[5:1]＝5’b0，D＝1，CE＝1，R＝0；

2)通过CLK端口连续给出8N(N为检测电路数量)个时钟信号；

3)设置D＝0，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全1则功能正常，如过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号；

4)设置D＝1，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全0则功能正常，如过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

5)设置R＝1，通过CLK端口给出1个时钟信号；

6)设置R＝0，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全0则功能正常，如过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

(4)FDSE检测方法

1)设置A[5:1]＝5’b0，D＝0，CE＝1，S＝0；

2)通过CLK端口连续给出8N(N为检测电路数量)个时钟信号；

3)设置D＝1，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全0则功能正常，如过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

4)设置D＝0，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全1则功能正常，如过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号；

5)设置S＝1，通过CLK端口给出1个时钟信号；

6)设置S＝0，通过CLK端口连续给出8N个时钟信号，同时从最后一个检测电路的Q端口读出8N个数据，若数据为全1则功能正常，如过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号。

值得说明的是，给出时钟信号是可以保证在时钟信号的上升沿到来时，第一存储元件和第二存储元件将加在该存储元件输入端口的数据存进该存储元件的存储区，且输出存储的数据。

本发明利用将多个存储元件串联成链的方式，先将第一检测信号存储到存储元件中，再接收存储第一参考信号，输出第一检测结果，若第一检测结果中均为第一检测信号，则确定存储元件可以存储第一检测信号，确认该存储元件没有故障，反之，若第一检测结果中包括第一参考信号，则确定对应的存储元件并未存储进第一检测信号，而根据错误信号出现的位置就可以定位到故障的存储元件编号。

本发明检测电路还包括LDCE检测电路”与“LDPE检测电路”，其中，LDCE检测电路”与“LDPE检测电路的结构也基本相同，差别也在于所使用的存储元件电路原语有一个控制引脚的定义不同(分别对应异步复位R与异步置位S)，如图3所示，统称为“锁存器功能检测电路”。

图3为本发明一实施例提供的FPGA芯片中存储元件的检测电路的结构示意图。

如图3所示一种FPGA芯片中存储元件的检测电路，包括：多个可配置逻辑块，每个所述可配置逻辑块包含两个切片，其中一个切片为被测电路，另一个切片为检测电路，所述被测电路包括多个待测的第三存储元件，所述检测电路包括多个连接通道，每个所述连接通道包括相互连接的查找表和第四存储元件，每个连接通道的第四存储元件连接下一个连接通道的查找表的第一信号输入端，每个所述第三存储元件连接一个所述查找表的第二信号输入端，所述查找表配置为选择器，每个所述第四存储元件还具有用于接收时钟信号的时钟信号输入端；

所述第三存储元件，用于接收存储第二检测信号，并将所述第二检测信号输出给所述查找表；

所述查找表，用于接收所述第二检测信号和第三参考信号，并将所述第二检测信号和所述第三参考信号输出给所述第四存储元件；

所述第四存储元件，用于在接收到所述第四时钟信号时，接收并存储所述第二检测信号，在接收到第五时钟信号时，接收并存储所述第三参考信号，并输出第三检测结果，以根据所述第三检测结果确定所述第一存储元件是否可存储所述第二检测信号；

所述第三参考信号与所述第二检测信号为不同的信号。

作为一种优选实施例，所述第三存储元件还具有用于接收异步复位信号或异步置位信号的第二功能信号输入端；

相应地，所述第三存储元件，还用于接收并存储第三检测信号；接收异步复位信号或异步置位信号，并在所述异步复位信号或所述异步置位信号生效后，生成并存储第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述查找表；

所述查找表，还用于接收所述第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述第四存储元件；接收第四参考信号，并将所述第四参考信号传输给所述第四存储元件；

所述第四存储元件，还用于在接收到第六时钟信号时，接收并存储所述第二异步复位初始信号或第二异步置位初始信号，在接收到第七时钟信号时，接收存储所述第四参考信号，并输出第四检测结果，以根据所述第四检测结果确定所述第三存储元件是否异步复位或异步置位；

其中，所述第三检测信号与所述第二异步复位初始信号或第二异步置位初始信号不同，所述第三参考信号和所述第四参考信号均与所述第二异步复位初始信号或第二异步置位初始信号不同。

可以理解的是，第三存储元件为待测的锁存器，第四存储元件为触发器，即上述检测电路为对存储元件的锁存器功能进行检测的电路。

图3中显示的为一个被测电路和一个检测电路的结构，其中，包括4个第三存储元件为锁存器，分别为LATD、LATC、LATB和LATA，均设置为LDCE或LDPE功能，每个锁存器的D、G、GE和CLR都由外部信号统一给出，4个锁存器的输出分别为LQA、LQB、LQC和LQD。

检测电路中包括4个2选1的选择器(查找表)和4个触发器(第四存储元件)，按照对应的位置将4个2选1的选择器分别命名为MUXD、MUXC、MUXB和MUXA，4个触发器分别为FFD、FFC、FFB和FFA。其中选择器由该SLICE中的查找表实现，触发器由同一SLICE中的存储元件实现。选择器的通道选择信号SRL_SEL和触发器的时钟信号FCLK、时钟使能FCE和复位FCLR由外部统一提供，全部触发器的FCE固定为1(始终使能)，FCLR固定为0(不复位)。

上述检测电路中共包括4个连接通道，分别为第五连接通道、第六连接通道、第七连接通道和第八连接通道，其中，第五连接通道包括：LATD、MUXD和FFD；第六连接通道包括：LATC、MUXC和FFC；第七连接通道包括：LATB、MUXB和FFB；第八连接通道包括：LATA、MUXA和FFA。

每个被测锁存器的输出端口连到对应选择器的1个输入端口上，即LQA连到MUXA、LQB连到MUXB、LQC连到MUXC、LQD连到MUXD。

每个选择器的输出连到对应触发器的输入端口上，即MUXA连到FDA、MUXB连到FDB、MUXC连到FDC、MUXD连到FDD。

每个触发器的输出连到下一级选择器的另一个端口上，即FQD连到MUXC、FQC连到MUXB、FQB连到MUXA，MUXD的另一个输入端口由外部输入信号SRL_D提供，FQA通过SRL_Q端口输出到检测电路外部。

当SRL_SEL输入信号为0时，MUXA的输出/输入为LQA、MUXB的输出/输入为LQB、MUXC的输出/输入为LQC、MUXD的输出/输入为LQD；当SRL_SEL输入信号为1时，MUXD的输出/输入为SRL_D、MUXC的输出/输入为FQD、MUXB的输出/输入为FQC、MUXA的输出/输入为FQB。

多个图3所示的由CLB构成的最小检测模块可以实现级联，不同CLB公用相同的D、G、GE、CLR、SRL_SEL、FCLK、FCE和FCLR，前一级模块的SRL_Q连到下一级单元的SRL_D上，最多可级联FPGA内部全部CLB。

值得说明的是，需要先设定好作为锁存器的位置，即确定每个锁存器的编号所对应的位置。

采用上述的检测电路可对存储元件的LDCEH和LDPE功能的检测。

一种FPGA芯片中存储元件的检测方法，包括：

第三存储元件接收存储第二检测信号，并将所述第二检测信号输出给查找表；

所述查找表接收所述第二检测信号和第三参考信号，并将所述第二检测信号和所述第三参考信号输出给第四存储元件；

所述第四存储元件在接收到所述第四时钟信号时，接收并存储所述第二检测信号，在接收到第五时钟信号时，接收并存储所述第三参考信号，并输出第三检测结果，以根据所述第三检测结果确定所述第一存储元件是否可存储所述第二检测信号；

所述第三参考信号与所述第二检测信号为不同的信号。

作为一种优选实施例，所述方法还包括：

所述第三存储元件接收并存储第三检测信号；

所述第三存储元件接收异步复位信号或异步置位信号，并在所述异步复位信号或所述异步置位信号生效后，生成并存储第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述查找表；

所述查找表接收所述第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述第四存储元件；

所述第四存储元件在接收到第六时钟信号时，接收并存储所述第二异步复位初始信号或第二异步置位初始信号；

所述查找表接收第四参考信号，并将所述第四参考信号传输给所述第四存储元件；

所述第四存储元件在接收到第七时钟信号时，接收存储所述第四参考信号，并输出第四检测结果，以根据所述第四检测结果确定所述第三存储元件是否异步复位或异步置位；

其中，所述第三检测信号与所述第二异步复位初始信号或第二异步置位初始信号不同，所述第三参考信号和所述第四参考信号均与所述第二异步复位初始信号或第二异步置位初始信号不同。

下面提供LDCE和LDPE的具体检测方法。

(5)LDCE检测方法

1)设置SRL_SEL＝0，D＝0，G＝1，GE＝1，CLR＝0，通过FCLK端口给出一个周期的时钟信号；

2)设置SRL_SEL＝1，SRL_D＝1，通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号，同时从最后一级CLB的SRL_Q端口读出4N个数据，若数据全部为0则功能正常，若过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

3)设置SRL_SEL＝0，D＝1，通过FCLK端口给出一个周期的时钟信号；

4)设置SRL_SEL＝1，SRL_D＝0，通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号，同时从最后一级CLB的SRL_Q端口读出4N个数据，若数据全部为1则功能正常，若过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号；

5)设置SRL_SEL＝1，SRL_D＝1通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号；

6)设置SRL_SEL＝0，D＝1，CLR＝1，通过FCLK端口给出一个周期的时钟信号；

7)设置CLR＝0，SRL_SEL＝1，SRL_D＝1，通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号，同时从最后一级CLB的SRL_Q端口读出4N个数据，若数据全部为0则功能正常，若过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号。

(6)LDPE检测方法

1)设置SRL_SEL＝0，D＝0，G＝1，GE＝1，PRE＝0，通过FCLK端口给出一个周期的时钟信号；

2)设置SRL_SEL＝1，SRL_D＝1，通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号，同时从最后一级CLB的SRL_Q端口读出4N个数据，若数据全部为0则功能正常，若过程中读出1，则根据1出现的位置可以定位到故障的存储元件编号；

3)设置SRL_SEL＝0，D＝1，通过FCLK端口给出一个周期的时钟信号；

4)设置SRL_SEL＝1，SRL_D＝0，通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号，同时从最后一级CLB的SRL_Q端口读出4N个数据，若数据全部为1则功能正常，若过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号；

5)设置SRL_SEL＝0，D＝0，PRE＝1，通过FCLK端口给出一个周期的时钟信号；

6)设置PRE＝0，SRL_SEL＝1，SRL_D＝0，通过FCLK端口给出4N(N为CLB数量)个周期的时钟信号，同时从最后一级CLB的SRL_Q端口读出4N个数据，若数据全部为1则功能正常，若过程中读出0，则根据0出现的位置可以定位到故障的存储元件编号。

值得说明的是，给出时钟信号是可以保证在时钟信号的上升沿到来时，第四存储元件将加在该存储元件输入端口的数据存进该存储元件的存储区，且输出存储的数据。

本发明将多个第四存储元件串联成链的方式，第三存储元件先存储第二检测信号，通过查找表将第二检测信号输出给第四存储元件，第四存储元件再接收查找表输出的第三参考信号，输出第三检测结果，若第三检测结果中均为第二检测信号，则确定第三存储元件可以存储第二检测信号，确认该第三存储元件没有故障，反之，若第三检测结果中包括第三参考信号，则确定对应的第三存储元件并未存储进第二检测信号，而根据错误信号出现的位置就可以定位到故障的存储元件编号。

本发明检测电路和检测方法适用Virtex-7FPGA的检测。

值得说明的是，上述检测电路和检测方法需要多次配置来覆盖FPGA中全部存储元件，当器件规模较大时，为了便于设计的实现，可进行一定的物理分割。

本发明以SLICE为触发器功能的最小测试单元，以CLB为锁存器的最小测试单元，便于在不同型号FPGA间进行移植。

本发明的检测电路部分采用流水线结构，具有运行速度快、时序收敛、测试结果稳定等优点。

最后，本申请的方法仅为较佳的实施方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种FPGA芯片中存储元件的检测电路，其特征在于，包括：

至少一个切片，每个切片包括多个连接通道，每个所述连接通道包括依次连接的一个第一存储元件、一个查找表和一个第二存储元件，每个所述连接通道的第二存储元件连接下一个连接通道的第一存储元件，每个所述第一存储元件和所述第二存储元件还具有用于接收时钟信号的时钟信号输入端；

所述第一存储元件和第二存储元件，用于在接收到第一时钟信号时，接收并存储第一检测信号，在接收到第二时钟信号时，接收存储第一参考信号，并输出第一检测结果，以根据所述第一检测结果确定所述第一存储元件和第二存储元件是否可存储所述第一检测信号；

所述第一参考信号与所述第一检测信号为不同的信号；

所述查找表，用于将所述第一存储元件输出的第一检测信号和第一参考信号译码后输出给所述第二存储元件。

2.根据权利要求1所述的检测电路，其特征在于，所述第一存储元件和所述第二存储元件还具有用于接收异步复位信号、异步置位信号、同步复位信号或同步置位信号的第一功能信号输入端；

相应地，所述第一存储元件和所述第二存储元件，还用于：接收异步复位信号、异步置位信号、同步复位信号或同步置位信号，并在所述异步复位信号、异步置位信号、同步复位信号或同步置位信号生效后，生成并存储第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号；接收第三时钟信号，并在接收到第三时钟信号时，接收存储第二参考信号，并输出第二检测结果，以根据所述第二检测结果确定所述第一存储元件和所述第二存储元件是否异步复位、异步置位、同步复位或同步置位；

所述查找表，还用于将所述第一存储元件输出的所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号以及第二参考信号，译码后输出给所述第二存储元件；

所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为与所述第一参考信号不同的信号，所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为所述第二参考信号不同的信号。

3.一种FPGA芯片中存储元件的检测电路，其特征在于，包括：多个可配置逻辑块，每个所述可配置逻辑块包含两个切片，其中一个切片为被测电路，另一个切片为检测电路，所述被测电路包括多个待测的第三存储元件，所述检测电路包括多个连接通道，每个所述连接通道包括相互连接的查找表和第四存储元件，每个连接通道的第四存储元件连接下一个连接通道的查找表的第一信号输入端，每个所述第三存储元件连接一个所述查找表的第二信号输入端，所述查找表配置为选择器，每个所述第四存储元件还具有用于接收时钟信号的时钟信号输入端；

所述第三存储元件，用于接收存储第二检测信号，并将所述第二检测信号输出给所述查找表；

所述查找表，用于接收所述第二检测信号和第三参考信号，并将所述第二检测信号和所述第三参考信号输出给所述第四存储元件；

所述第四存储元件，用于在接收到第四时钟信号时，接收并存储所述第二检测信号，在接收到第五时钟信号时，接收并存储所述第三参考信号，并输出第三检测结果，以根据所述第三检测结果确定所述第三存储元件是否可存储所述第二检测信号；

所述第三参考信号与所述第二检测信号为不同的信号。

4.根据权利要求3所述的检测电路，其特征在于，所述第三存储元件还具有用于接收异步复位信号或异步置位信号的第二功能信号输入端；

相应地，所述第三存储元件，还用于接收并存储第三检测信号；接收异步复位信号或异步置位信号，并在所述异步复位信号或所述异步置位信号生效后，生成并存储第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述查找表；

所述查找表，还用于接收所述第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述第四存储元件；接收第四参考信号，并将所述第四参考信号传输给所述第四存储元件；

所述第四存储元件，还用于在接收到第六时钟信号时，接收并存储所述第二异步复位初始信号或第二异步置位初始信号，在接收到第七时钟信号时，接收存储所述第四参考信号，并输出第四检测结果，以根据所述第四检测结果确定所述第三存储元件是否异步复位或异步置位；

其中，所述第三检测信号与所述第二异步复位初始信号或第二异步置位初始信号不同，所述第三参考信号和所述第四参考信号均与所述第二异步复位初始信号或第二异步置位初始信号不同。

5.一种采用如权利要求1所述的检测电路检测FPGA芯片中存储元件的方法，其特征在于，包括：

第一存储元件和第二存储元件在接收到第一时钟信号时，接收并存储第一检测信号；

所述第一存储元件和第二存储元件在接收到第二时钟信号时，接收存储第一参考信号，并输出第一检测结果，以根据所述第一检测结果确定所述第一存储元件和第二存储元件是否可存储所述第一检测信号；

所述第一参考信号与所述第一检测信号为不同的信号；

查找表接收所述第一检测信号和所述第一参考信号，译码后输出给所述第二存储元件。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：所述第一存储单元和所述第二存储单元接收异步复位信号、异步置位信号、同步复位信号或同步置位信号，并在所述异步复位信号、异步置位信号、同步复位信号或同步置位信号生效后，生成并存储第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号；接收第三时钟信号，并在接收到第三时钟信号时，接收存储第二参考信号，并输出第二检测结果，以根据所述第二检测结果确定所述第一存储元件和所述第二存储元件是否异步复位、异步置位、同步复位或同步置位；

所述查找表接收所述第一存储元件输出的所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号以及第二参考信号，译码后输出给所述第二存储元件；

所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为与所述第一参考信号不同的信号，所述第一异步复位初始信号、第一异步置位初始信号、第一同步复位初始信号或第一同步置位初始信号均为所述第二参考信号不同的信号。

7.一种采用如权利要求3所述的检测电路检测FPGA芯片中存储元件的方法，其特征在于，包括：

第三存储元件接收存储第二检测信号，并将所述第二检测信号输出给查找表；

所述查找表接收所述第二检测信号和第三参考信号，并将所述第二检测信号和所述第三参考信号输出给第四存储元件；

所述第四存储元件在接收到第四时钟信号时，接收并存储所述第二检测信号，在接收到第五时钟信号时，接收并存储所述第三参考信号，并输出第三检测结果，以根据所述第三检测结果确定所述第三存储元件是否可存储所述第二检测信号；

所述第三参考信号与所述第二检测信号为不同的信号。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

所述第三存储元件接收并存储第三检测信号；

所述第三存储元件接收异步复位信号或异步置位信号，并在所述异步复位信号或所述异步置位信号生效后，生成并存储第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述查找表；

所述查找表接收所述第二异步复位初始信号或第二异步置位初始信号，并将所述第二异步复位初始信号或第二异步置位初始信号输出给所述第四存储元件；

所述第四存储元件在接收到第六时钟信号时，接收并存储所述第二异步复位初始信号或第二异步置位初始信号；

所述查找表接收第四参考信号，并将所述第四参考信号传输给所述第四存储元件；

所述第四存储元件在接收到第七时钟信号时，接收存储所述第四参考信号，并输出第四检测结果，以根据所述第四检测结果确定所述第三存储元件是否异步复位或异步置位；

其中，所述第三检测信号与所述第二异步复位初始信号或第二异步置位初始信号不同，所述第三参考信号和所述第四参考信号均与所述第二异步复位初始信号或第二异步置位初始信号不同。

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