JP3168839B2 - 論理エミュレーションシステム及び等価回路生成方法 - Google Patents
論理エミュレーションシステム及び等価回路生成方法Info
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- JP3168839B2 JP3168839B2 JP21559394A JP21559394A JP3168839B2 JP 3168839 B2 JP3168839 B2 JP 3168839B2 JP 21559394 A JP21559394 A JP 21559394A JP 21559394 A JP21559394 A JP 21559394A JP 3168839 B2 JP3168839 B2 JP 3168839B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩや電子計算機な
どの論理回路と等価な動作をプリント基板上に搭載した
複数の部品で実現し、該論理回路の論理動作をエミュレ
ーションするエミュレーションシステムに関するもので
ある。
どの論理回路と等価な動作をプリント基板上に搭載した
複数の部品で実現し、該論理回路の論理動作をエミュレ
ーションするエミュレーションシステムに関するもので
ある。
【０００２】
【従来の技術】ＬＳＩや電子計算機などの論理回路を検
証する手段として、論理シミュレーションやＬＳＩ・基
板の試作による検証が従来より行われている。論理シミ
ュレーションは論理検証の対象となる論理回路の動作を
電子計算機にて実現するものである。しかし、実際の論
理回路に比べれば極めて動作速度が遅いため、論理回路
の規模が大きくなると論理検証時間が長時間にわたって
しまうという問題がある。ＬＳＩ・基板の試作による検
証の場合、例えばＬＳＩの試作品を得るためにはＬＳＩ
の配置・配線後で数週間を要するため、何度も繰り返し
て試作品を作り検証を進めるのは無理である。従ってこ
れらの欠点を解消することができる、論理エミュレーシ
ョンによる論理検証が注目されている。
証する手段として、論理シミュレーションやＬＳＩ・基
板の試作による検証が従来より行われている。論理シミ
ュレーションは論理検証の対象となる論理回路の動作を
電子計算機にて実現するものである。しかし、実際の論
理回路に比べれば極めて動作速度が遅いため、論理回路
の規模が大きくなると論理検証時間が長時間にわたって
しまうという問題がある。ＬＳＩ・基板の試作による検
証の場合、例えばＬＳＩの試作品を得るためにはＬＳＩ
の配置・配線後で数週間を要するため、何度も繰り返し
て試作品を作り検証を進めるのは無理である。従ってこ
れらの欠点を解消することができる、論理エミュレーシ
ョンによる論理検証が注目されている。
【０００３】論理エミュレーションは、ＬＳＩや電子計
算機などの論理回路と等価な動作をプリント基板上に搭
載した複数の部品で実現し、実際の論理回路に近い動作
速度で回路を動作させて論理回路を検証するものであ
る。この論理エミュレーションシステムの例を図２に示
す。
算機などの論理回路と等価な動作をプリント基板上に搭
載した複数の部品で実現し、実際の論理回路に近い動作
速度で回路を動作させて論理回路を検証するものであ
る。この論理エミュレーションシステムの例を図２に示
す。
【０００４】図２において、１００はワークステーショ
ンで、開発対象ＬＳＩの設計データ１１０を入力するの
に用いる。この例では開発対象のＬＳＩは入出力ピン１
１１〜１１６とゲート１２１〜１２４より構成されてい
るものとした。
ンで、開発対象ＬＳＩの設計データ１１０を入力するの
に用いる。この例では開発対象のＬＳＩは入出力ピン１
１１〜１１６とゲート１２１〜１２４より構成されてい
るものとした。
【０００５】コンパイラ１３０はＬＳＩ設計データを読
込みＬＳＩと等価な動作を行うプログラマブルチップ(P
rogramable Gate Alley,(ＰＧＡ１、ＰＧＡ２))１４
１、１４２とプログラマブルチップ同士を接続するため
の接続用プログラマブルチップ(Programable Inter Con
nect Device,（ＰＩＤ１）)１５１を作成するためのＬ
ＳＩマッピングデータ１４０、ＰＧＡ接続データ１５０
を作成する。開発対象ＬＳＩのゲート規模が小さい場合
は１つのプログラマブルチップにマッピングできること
があるが、ゲート規模が大きくなると一般的に複数のプ
ログラマブルチップにマッピングされるのが普通であ
る。図２に示す例ではゲート１２１、１２２がプログラ
マブルチップ１４１、ゲート１２３、１２４がプログラ
マブルチップ１４２にマッピングしている。論理エミュ
レーションでは、プログラマブルチップ１４１、１４２
と接続用プログラマブルチップ１５１をプリント基板１
６０に載せ、実際に近い動作速度で回路を動作させて論
理回路を検証する。
込みＬＳＩと等価な動作を行うプログラマブルチップ(P
rogramable Gate Alley,(ＰＧＡ１、ＰＧＡ２))１４
１、１４２とプログラマブルチップ同士を接続するため
の接続用プログラマブルチップ(Programable Inter Con
nect Device,（ＰＩＤ１）)１５１を作成するためのＬ
ＳＩマッピングデータ１４０、ＰＧＡ接続データ１５０
を作成する。開発対象ＬＳＩのゲート規模が小さい場合
は１つのプログラマブルチップにマッピングできること
があるが、ゲート規模が大きくなると一般的に複数のプ
ログラマブルチップにマッピングされるのが普通であ
る。図２に示す例ではゲート１２１、１２２がプログラ
マブルチップ１４１、ゲート１２３、１２４がプログラ
マブルチップ１４２にマッピングしている。論理エミュ
レーションでは、プログラマブルチップ１４１、１４２
と接続用プログラマブルチップ１５１をプリント基板１
６０に載せ、実際に近い動作速度で回路を動作させて論
理回路を検証する。
【０００６】なお、この種の論理エミュレーションにつ
いては、例えば「日経エレクトロニクス、１９９２年６
月２２日号、ｎｏ．５５７、ｐ２０３〜２１７」に記載
されたものがある。
いては、例えば「日経エレクトロニクス、１９９２年６
月２２日号、ｎｏ．５５７、ｐ２０３〜２１７」に記載
されたものがある。
【０００７】また、論理エミュレーションは論理検証の
ために用いるばかりでなく、論理回路の仕様決定のため
用いることもできる。例えば、論理回路にキャッシュメ
モリが含まれる場合、キャッシュメモリの容量を最適な
大きさにすることは重要なことである。キャッシュメモ
リ容量を大きくすれば、使用したいデータがキャッシュ
メモリにある確率が高くなる反面、使用したいデータが
キャッシュメモリにない場合は主記憶メモリからキャッ
シュメモリに必要なデータを転送する時間が長くなって
しまう。このため、キャッシュメモリは論理回路が用い
られる応用分野に合わせて容量を決める必要がある。論
理エミュレーションを用いれば、論理回路に最適なキャ
ッシュメモリの容量を求めるため、キャッシュメモリの
容量を変更しながら論理回路の性能測定をすることもで
きる。
ために用いるばかりでなく、論理回路の仕様決定のため
用いることもできる。例えば、論理回路にキャッシュメ
モリが含まれる場合、キャッシュメモリの容量を最適な
大きさにすることは重要なことである。キャッシュメモ
リ容量を大きくすれば、使用したいデータがキャッシュ
メモリにある確率が高くなる反面、使用したいデータが
キャッシュメモリにない場合は主記憶メモリからキャッ
シュメモリに必要なデータを転送する時間が長くなって
しまう。このため、キャッシュメモリは論理回路が用い
られる応用分野に合わせて容量を決める必要がある。論
理エミュレーションを用いれば、論理回路に最適なキャ
ッシュメモリの容量を求めるため、キャッシュメモリの
容量を変更しながら論理回路の性能測定をすることもで
きる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来技術においても、論理エミュレーションを論理検証
や、仕様決定に用いた場合に、簡単な論理変更が生じた
場合でも、もととなる設計データ（ネットリスト）を変
更しそれを各プログラマブルチップ上に再マッピング、
再配置・配線をやり直さねばならないため、論理回路の
開発工数および開発期間の増大を招くという問題があっ
た。性能評価の為のキャッシュ容量の変更、及び観測信
号の変更 等においても同様のことが言える。
従来技術においても、論理エミュレーションを論理検証
や、仕様決定に用いた場合に、簡単な論理変更が生じた
場合でも、もととなる設計データ（ネットリスト）を変
更しそれを各プログラマブルチップ上に再マッピング、
再配置・配線をやり直さねばならないため、論理回路の
開発工数および開発期間の増大を招くという問題があっ
た。性能評価の為のキャッシュ容量の変更、及び観測信
号の変更 等においても同様のことが言える。
【０００９】更に、ＰＧＡに使用される書替え可能なプ
ログラマブルチップの動作速度が遅いために、所望のス
ピードで論理回路のエミュレーションができないという
問題もある。
ログラマブルチップの動作速度が遅いために、所望のス
ピードで論理回路のエミュレーションができないという
問題もある。
【００１０】また、図２には、論理エミュレーションシ
ステムをプログラマブルチップで構成した例を示した
が、プログラマブルでない集積回路を用いても論理エミ
ュレーションできる。この場合、プリント基板上の部品
の追加／削除、配線パターンのカット、ジャンパー線の
追加 等による部品間の接続変更が必要で工数の増大を
招く。
ステムをプログラマブルチップで構成した例を示した
が、プログラマブルでない集積回路を用いても論理エミ
ュレーションできる。この場合、プリント基板上の部品
の追加／削除、配線パターンのカット、ジャンパー線の
追加 等による部品間の接続変更が必要で工数の増大を
招く。
【００１１】本発明の目的は、簡単な論理変更、性能評
価の為のキャッシュ容量の変更、及び観測信号の変更
等を容易に行える論理エミュレーションシステムを提供
し、論理エミュレーション効率の向上を図ることにあ
る。
価の為のキャッシュ容量の変更、及び観測信号の変更
等を容易に行える論理エミュレーションシステムを提供
し、論理エミュレーション効率の向上を図ることにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、論理回路の設計データをいくつかの小規模回路に分
割したＬＳＩマッピングデータと、該ＬＳＩマッピング
データ間の接続を行うためのＰＧＡ接続データとに分割
する手段と、前記ＬＳＩマッピングデータと、ＰＧＡ接
続データとをプログラマブルチップにマッピングする手
段とを備え、前記論理回路の等価回路を生成する論理エ
ミュレーションシステムにおいて、前記論理回路の論理
変更後の設計データと、前記ＬＳＩマッピングデータ及
び前記ＰＧＡ接続データとから生成される論理変更前の
設計データとを比較し、論理変更後の論理回路が、追加
の小規模回路の追加及びＰＧＡ接続データの変更で実現
できるか否かを判定する手段を備え、実現できる場合
は、前記分割手段は前記追加の小規模回路のＬＳＩマッ
ピングデータ及び変更後のＰＧＡ接続データを作成し、
前記マッピング手段は作成されたデータをプログラマブ
ルチップにマッピングして、論理変更後の論理回路の等
価回路を作成する。
に、論理回路の設計データをいくつかの小規模回路に分
割したＬＳＩマッピングデータと、該ＬＳＩマッピング
データ間の接続を行うためのＰＧＡ接続データとに分割
する手段と、前記ＬＳＩマッピングデータと、ＰＧＡ接
続データとをプログラマブルチップにマッピングする手
段とを備え、前記論理回路の等価回路を生成する論理エ
ミュレーションシステムにおいて、前記論理回路の論理
変更後の設計データと、前記ＬＳＩマッピングデータ及
び前記ＰＧＡ接続データとから生成される論理変更前の
設計データとを比較し、論理変更後の論理回路が、追加
の小規模回路の追加及びＰＧＡ接続データの変更で実現
できるか否かを判定する手段を備え、実現できる場合
は、前記分割手段は前記追加の小規模回路のＬＳＩマッ
ピングデータ及び変更後のＰＧＡ接続データを作成し、
前記マッピング手段は作成されたデータをプログラマブ
ルチップにマッピングして、論理変更後の論理回路の等
価回路を作成する。
【００１３】また、論理エミュレーションシステムにお
いて、設計データを、仕様変更が予想されない固定論理
ブロック部と、仕様変更の可能性がある可変論理ブロッ
ク部とに分けて作成しておき、前記可変論理ブロック部
は他の固定論理ブロック部とは独立したプログラマブル
チップにマッピングするようにした。
いて、設計データを、仕様変更が予想されない固定論理
ブロック部と、仕様変更の可能性がある可変論理ブロッ
ク部とに分けて作成しておき、前記可変論理ブロック部
は他の固定論理ブロック部とは独立したプログラマブル
チップにマッピングするようにした。
【００１４】更に、論理エミュレーションシステムにお
いて、プログラマブルチップの入出力信号を観測するた
めの観測装置と、プログラマブルチップのうちのどこの
入出力ピンを観測装置に接続するかを示す観測信号デー
タとを備え、前記観測信号データから観測装置接続デー
タを生成し、観測用のプログラマブルチップにマッピン
グする。
いて、プログラマブルチップの入出力信号を観測するた
めの観測装置と、プログラマブルチップのうちのどこの
入出力ピンを観測装置に接続するかを示す観測信号デー
タとを備え、前記観測信号データから観測装置接続デー
タを生成し、観測用のプログラマブルチップにマッピン
グする。
【００１５】
【作用】上記手段によれば、論理回路の論理変更が生じ
た場合に補修用にプログラマブルチップを追加すれば済
むか否かを判定し、済むものについては初めからすべて
のＬＳＩマッピングデータを作成し直さなくても済むの
で、論理エミュレーションを容易に行うことができ、論
理エミュレーションの工数を削減することが可能にな
る。
た場合に補修用にプログラマブルチップを追加すれば済
むか否かを判定し、済むものについては初めからすべて
のＬＳＩマッピングデータを作成し直さなくても済むの
で、論理エミュレーションを容易に行うことができ、論
理エミュレーションの工数を削減することが可能にな
る。
【００１６】また、仕様変更の可能性の有る設計データ
の可変論理ブロック部については、他の論理ブロックと
は分離して独立してプログラマブルチップにマッピング
するので、変更が生じた場合でもそのプログラマブルチ
ップの再設定だけで論理回路の仕様の変更に対応するこ
とができ、論理回路の仕様設計の工数を低減することが
できる。
の可変論理ブロック部については、他の論理ブロックと
は分離して独立してプログラマブルチップにマッピング
するので、変更が生じた場合でもそのプログラマブルチ
ップの再設定だけで論理回路の仕様の変更に対応するこ
とができ、論理回路の仕様設計の工数を低減することが
できる。
【００１７】更に、論理エミュレーションにおいて、観
測装置に接続する接続用チップを独立して備えるので、
論理エミュレーションの観測値のチェックが容易に行え
るようになる。
測装置に接続する接続用チップを独立して備えるので、
論理エミュレーションの観測値のチェックが容易に行え
るようになる。
【００１８】また、当該論理エミュレーションシステム
において、前記補修用ＬＳＩマッピングデータは書替え
可能なプログラマブルチップに実現し、論理変更前のＬ
ＳＩマッピングデータは、１回だけ書き込み可能なプロ
グラマブルチップまたは集積回路チップに実現するよう
にすれば、より実際の回路に近い速度で論理エミュレー
ションが実行することができるようになる。
において、前記補修用ＬＳＩマッピングデータは書替え
可能なプログラマブルチップに実現し、論理変更前のＬ
ＳＩマッピングデータは、１回だけ書き込み可能なプロ
グラマブルチップまたは集積回路チップに実現するよう
にすれば、より実際の回路に近い速度で論理エミュレー
ションが実行することができるようになる。
【００１９】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００２０】まず、本発明により簡単な論理変更を実現
する方法の例を図１、図３、図４を用いて説明する。
する方法の例を図１、図３、図４を用いて説明する。
【００２１】図１において、図２と同じものを示すもの
には、同じ番号を付している。１００〜１６０がそれに
該当する。１７０以降が本発明を実現する上で新たに追
加された部分である。１７０は論理補修用プログラマブ
ルチップを作成する基となる補修ゲート設計データであ
る。本実施例では論理補修用プログラマブルチップには
入出力ピン１７１〜１７３とゲート１７４より構成され
たゲートをあらかじめ載せておく。しかし、実際に論理
エミュレーションにて論理不良を摘出し論理変更が必要
となった時点で論理補修用プログラマブルチップに載せ
る論理を決定し実現してもよい。１８０はコンパイラ１
３０が、補修ゲート設計データ１７０に基づき作成した
補修ゲートマッピングデータで論理補修用プログラマブ
ルチップ１８１（ＰＧＡ３）をマッピングするのに用い
られる。
には、同じ番号を付している。１００〜１６０がそれに
該当する。１７０以降が本発明を実現する上で新たに追
加された部分である。１７０は論理補修用プログラマブ
ルチップを作成する基となる補修ゲート設計データであ
る。本実施例では論理補修用プログラマブルチップには
入出力ピン１７１〜１７３とゲート１７４より構成され
たゲートをあらかじめ載せておく。しかし、実際に論理
エミュレーションにて論理不良を摘出し論理変更が必要
となった時点で論理補修用プログラマブルチップに載せ
る論理を決定し実現してもよい。１８０はコンパイラ１
３０が、補修ゲート設計データ１７０に基づき作成した
補修ゲートマッピングデータで論理補修用プログラマブ
ルチップ１８１（ＰＧＡ３）をマッピングするのに用い
られる。
【００２２】接続用プログラマブルチップ（ＰＩＤ１）
１５１は、図３（ａ）の３０１、２０２に示すようにコ
ンパイラ１３０により、プログラマブルチップ１４１の
出力端子と、プログラマブルチップ１４２の入力端子が
接続するようにマッピングされている。
１５１は、図３（ａ）の３０１、２０２に示すようにコ
ンパイラ１３０により、プログラマブルチップ１４１の
出力端子と、プログラマブルチップ１４２の入力端子が
接続するようにマッピングされている。
【００２３】さて、論理エミュレーションによる論理検
証により論理不良が摘出され、図３（ｂ）に示すように
ゲート１２１とゲート１２２の出力信号を新たにゲート
３１０を通しゲート１２３の入力としなければならなく
なったとする。この時の論理エミュレーションシステム
の論理変更方法を図４に示すコンパイラ１３０の処理フ
ローに従い説明する。まず、コンパイラ１３０がＬＳＩ
マッピングデータ１４０とＰＧＡ接続データ１５０を読
込み（４０１、４０２）、コンパイラ１３０内部で論理
変更前のゲート接続状態を認識する（４０３）。次に論
理変更後のゲート接続状態を認識するため論理変更後の
ＬＳＩ設計データ１１０を読み（４０４）、変更前後の
ゲート接続状態を比べる（４０５）。比べた結果、論理
補修用プログラマブルチップ１８１のゲートを接続でき
るよう接続用プログラマブルチップ１５１の変更をすれ
ば論理変更が実現できる場合は（４０６）、ＰＧＡ接続
データ１５０だけを更新する（４０９）。本実施例での
論理変更の場合、図３（ｂ）の３１１〜３１３のように
接続するようＰＧＡ接続データ１５０を更新する。
証により論理不良が摘出され、図３（ｂ）に示すように
ゲート１２１とゲート１２２の出力信号を新たにゲート
３１０を通しゲート１２３の入力としなければならなく
なったとする。この時の論理エミュレーションシステム
の論理変更方法を図４に示すコンパイラ１３０の処理フ
ローに従い説明する。まず、コンパイラ１３０がＬＳＩ
マッピングデータ１４０とＰＧＡ接続データ１５０を読
込み（４０１、４０２）、コンパイラ１３０内部で論理
変更前のゲート接続状態を認識する（４０３）。次に論
理変更後のゲート接続状態を認識するため論理変更後の
ＬＳＩ設計データ１１０を読み（４０４）、変更前後の
ゲート接続状態を比べる（４０５）。比べた結果、論理
補修用プログラマブルチップ１８１のゲートを接続でき
るよう接続用プログラマブルチップ１５１の変更をすれ
ば論理変更が実現できる場合は（４０６）、ＰＧＡ接続
データ１５０だけを更新する（４０９）。本実施例での
論理変更の場合、図３（ｂ）の３１１〜３１３のように
接続するようＰＧＡ接続データ１５０を更新する。
【００２４】しかし、論理補修用プログラマブルチップ
１８１に必要な論理変更用のゲートがない 等により、
接続用プログラマブルチップ１５１の変更のみで論理変
更が実現できない場合は、論理補修用プログラマブルチ
ップ１８１と接続用プログラマブルチップ１５１の変更
で論理変更が実現できるか判定する（４０７）。該判定
４０７で論理変更が実現できると判定した場合は、補修
ゲートマッピングデータ１８０とＰＧＡ接続データ１５
０を変更し論理変更する。ステップ４０７の判定でも論
理変更が不可能な場合にはＬＳＩ設計データ１１０か
ら、再度、ＬＳＩマッピングデータ１４０とＰＧＡ接続
データ１５０を生成することとなる。
１８１に必要な論理変更用のゲートがない 等により、
接続用プログラマブルチップ１５１の変更のみで論理変
更が実現できない場合は、論理補修用プログラマブルチ
ップ１８１と接続用プログラマブルチップ１５１の変更
で論理変更が実現できるか判定する（４０７）。該判定
４０７で論理変更が実現できると判定した場合は、補修
ゲートマッピングデータ１８０とＰＧＡ接続データ１５
０を変更し論理変更する。ステップ４０７の判定でも論
理変更が不可能な場合にはＬＳＩ設計データ１１０か
ら、再度、ＬＳＩマッピングデータ１４０とＰＧＡ接続
データ１５０を生成することとなる。
【００２５】ここで、判定４０３以降を図８を用いて詳
細に説明する。図８（ａ）は、処理４０３にてコンパイ
ラ１３０がＬＳＩマッピングデータ１１０とＰＧＡ接続
データ１５０から復元した論理変更前のゲート接続状態
を表わしている。（変更前のＬＳＩマッピングデータ及
びＰＧＡ接続データは、図９，１０の説明で示す。）な
お、図中のＳ１〜Ｓ８はゲートにつながらう信号に付け
られた信号名、ＡＮＤ１、ＡＮＤ２はゲートの機能を表
わす機能名で、それぞれ１入力のＡＮＤゲート、２入力
のＡＮＤゲートを示す。またＩ１、Ｉ２、Ｏ１はゲート
のピン番号である。図８（ｂ）は図８（ａ）の論理接続
状態を示すもので、ゲートごとに各ピンにつながる信号
名を定義しており、ＬＳＩ設計データ１１０と同じデー
タ構造を持っていいる。図８（ｃ）と図８（ｄ）は、そ
れぞれ処理４０４にて読み込んだ論理変更後のＬＳＩ設
計データ１１０のゲート接続状態と論理接続状態を示す
データ構造を示している。処理４０５によりＡＮＤ２
（ＡＮＤ２−３）が一つ追加されＡＮＤ２−１のＯ１ピ
ンにつながる信号名がＳ５からＸ１に代ったっことがコ
ンパイラ１３０により判定される。
細に説明する。図８（ａ）は、処理４０３にてコンパイ
ラ１３０がＬＳＩマッピングデータ１１０とＰＧＡ接続
データ１５０から復元した論理変更前のゲート接続状態
を表わしている。（変更前のＬＳＩマッピングデータ及
びＰＧＡ接続データは、図９，１０の説明で示す。）な
お、図中のＳ１〜Ｓ８はゲートにつながらう信号に付け
られた信号名、ＡＮＤ１、ＡＮＤ２はゲートの機能を表
わす機能名で、それぞれ１入力のＡＮＤゲート、２入力
のＡＮＤゲートを示す。またＩ１、Ｉ２、Ｏ１はゲート
のピン番号である。図８（ｂ）は図８（ａ）の論理接続
状態を示すもので、ゲートごとに各ピンにつながる信号
名を定義しており、ＬＳＩ設計データ１１０と同じデー
タ構造を持っていいる。図８（ｃ）と図８（ｄ）は、そ
れぞれ処理４０４にて読み込んだ論理変更後のＬＳＩ設
計データ１１０のゲート接続状態と論理接続状態を示す
データ構造を示している。処理４０５によりＡＮＤ２
（ＡＮＤ２−３）が一つ追加されＡＮＤ２−１のＯ１ピ
ンにつながる信号名がＳ５からＸ１に代ったっことがコ
ンパイラ１３０により判定される。
【００２６】次に処理４０６で、追加された２入力のＡ
ＮＤゲート（ＡＮＤ２）が論理補修用プログラマブルチ
ップ１８１に存在するので接続用プログラマブルチップ
１５１で信号Ｓ５、Ｓ６、Ｘ１を実現すれば論理変更後
の論理が実現できると判定され、接続用プログラマブル
チップ１５１の変更処理４０９を行う。しかし、例えば
追加されたゲートがＯＲゲートであれば、論理補修用プ
ログラマブルチップ１８１にＯＲゲートが存在しないの
で、処理４０７で論理補修用プログラマブルチップ１８
１にＯＲゲートを作成するマッピングデータを作成する
処理４０８に制御を渡し、引き続き接続用プログラマブ
ルチップ１５１の変更処理４０９を行う。 図９，１０
に、ＬＳＩマッピングデータ１４０、補修ゲートマッピ
ングデータ１８０とＰＧＡ接続データ１５０の内容をそ
れぞれ示す。図９（ａ）は本実施例で用いているプログ
ラマブルチップの構造を示すものであるが、プログラマ
ブルチップは２つの機能ブロック９０１、９０２（ＦＢ
ＬＫ１，ＦＢＬＫ２）からなり、１つの機能ブロックは
最大２入力、１出力の組合せ論理を実現できるものであ
る。
ＮＤゲート（ＡＮＤ２）が論理補修用プログラマブルチ
ップ１８１に存在するので接続用プログラマブルチップ
１５１で信号Ｓ５、Ｓ６、Ｘ１を実現すれば論理変更後
の論理が実現できると判定され、接続用プログラマブル
チップ１５１の変更処理４０９を行う。しかし、例えば
追加されたゲートがＯＲゲートであれば、論理補修用プ
ログラマブルチップ１８１にＯＲゲートが存在しないの
で、処理４０７で論理補修用プログラマブルチップ１８
１にＯＲゲートを作成するマッピングデータを作成する
処理４０８に制御を渡し、引き続き接続用プログラマブ
ルチップ１５１の変更処理４０９を行う。 図９，１０
に、ＬＳＩマッピングデータ１４０、補修ゲートマッピ
ングデータ１８０とＰＧＡ接続データ１５０の内容をそ
れぞれ示す。図９（ａ）は本実施例で用いているプログ
ラマブルチップの構造を示すものであるが、プログラマ
ブルチップは２つの機能ブロック９０１、９０２（ＦＢ
ＬＫ１，ＦＢＬＫ２）からなり、１つの機能ブロックは
最大２入力、１出力の組合せ論理を実現できるものであ
る。
【００２７】機能ブロック９０１、９０２（ＦＢＬＫ
１，ＦＢＬＫ２）の機能を定義するマッピングデータを
図９（ｂ）〜（ｄ）に示す。マッピングデータは、機能
ブロックを示す機能ブロック番号と、各機能ブロックで
実現すべき機能を真理値表形式で表現する。図９（ｂ）
（ｃ）（ｄ）はそれぞれ（ｂ）がプログラマブルチップ
１４１（ＰＧＡ１）、（ｃ）が１４２（ＰＧＡ２）のＬ
ＳＩマッピングデータを、（ｄ）が補修用プログラマブ
ルチップ１８１（ＰＧＡ３）の補修ゲートマッピングデ
ータに対応する。図９（ｃ）で入力Ｉ２の欄が−となっ
ているのは入力Ｉ２が使われておらず１入力の機能がプ
ログラマブルチップ１４２に実現されることを示す。図
９（ｄ）で機能ブロック番号欄に２がないのは、プログ
ラマブルチップ１８１は、１つの機能ブロック（ＦＢＬ
Ｋ１）で実現していることを示す。
１，ＦＢＬＫ２）の機能を定義するマッピングデータを
図９（ｂ）〜（ｄ）に示す。マッピングデータは、機能
ブロックを示す機能ブロック番号と、各機能ブロックで
実現すべき機能を真理値表形式で表現する。図９（ｂ）
（ｃ）（ｄ）はそれぞれ（ｂ）がプログラマブルチップ
１４１（ＰＧＡ１）、（ｃ）が１４２（ＰＧＡ２）のＬ
ＳＩマッピングデータを、（ｄ）が補修用プログラマブ
ルチップ１８１（ＰＧＡ３）の補修ゲートマッピングデ
ータに対応する。図９（ｃ）で入力Ｉ２の欄が−となっ
ているのは入力Ｉ２が使われておらず１入力の機能がプ
ログラマブルチップ１４２に実現されることを示す。図
９（ｄ）で機能ブロック番号欄に２がないのは、プログ
ラマブルチップ１８１は、１つの機能ブロック（ＦＢＬ
Ｋ１）で実現していることを示す。
【００２８】なお、本実施例ではプログラマブルチップ
は簡単な構造を持っているが、機能ブロック（ＦＢＬ
Ｋ）は実際は、もっと複雑な構成として、フリップフロ
ップを含んだり、機能ブロック間を配線してさらに複雑
な機能を実現できるものもある。 図１０（ａ）は接続
用プログラマブルチップの構造を示すものである。本実
施例では、縦横に４本ずつ配線が走っており、配線間の
接続はそれぞれの縦横の配線の交点に設けられたクロス
ポイントスイッチ１０１０で行う。図１０（ｂ）（ｃ）
は、それぞれ本実施例の論理変更前と後のＰＧＡ接続デ
ータを示すもので、１はクロスポイントスイッチをオン
にして配線経路を変更することを示し、０はクロスポイ
ントスイッチをオフにして配線の経路を変更せずまっす
ぐな経路とすることを示す。この接続用プログラマブル
チップは従来技術で用いられている用いられているもの
であり、本例では配線経路を変更する変更の方向の指示
は省略する。コンパイラは接続用プログラマブルチップ
の変更をこの真理値表の変更作業を行うことで実現す
る。
は簡単な構造を持っているが、機能ブロック（ＦＢＬ
Ｋ）は実際は、もっと複雑な構成として、フリップフロ
ップを含んだり、機能ブロック間を配線してさらに複雑
な機能を実現できるものもある。 図１０（ａ）は接続
用プログラマブルチップの構造を示すものである。本実
施例では、縦横に４本ずつ配線が走っており、配線間の
接続はそれぞれの縦横の配線の交点に設けられたクロス
ポイントスイッチ１０１０で行う。図１０（ｂ）（ｃ）
は、それぞれ本実施例の論理変更前と後のＰＧＡ接続デ
ータを示すもので、１はクロスポイントスイッチをオン
にして配線経路を変更することを示し、０はクロスポイ
ントスイッチをオフにして配線の経路を変更せずまっす
ぐな経路とすることを示す。この接続用プログラマブル
チップは従来技術で用いられている用いられているもの
であり、本例では配線経路を変更する変更の方向の指示
は省略する。コンパイラは接続用プログラマブルチップ
の変更をこの真理値表の変更作業を行うことで実現す
る。
【００２９】本実施例の場合はプログラマブルチップ１
４１、１４２は書替え可能としているが、プログラマブ
ルチップによっては書替えできない構造を持つものもあ
り、この場合、プリント基板上でのチップ交換が必要と
なる。
４１、１４２は書替え可能としているが、プログラマブ
ルチップによっては書替えできない構造を持つものもあ
り、この場合、プリント基板上でのチップ交換が必要と
なる。
【００３０】しかし、エミュレーションの動作速度を更
に向上させるには、前記の実施例において、論理回路情
報が変更されない固定論理ブロックについては書替えで
きないが、書替え可能なプログラマブルチップに比べ動
作速度が速い例えばアンチヒューズタイプのプログラマ
ブルチップに実現し、論理回路情報が変更される可能性
がある可変論理ブロック部は動作速度は遅いが何度でも
書替え可能なプログラマブルチップにて実現することが
望ましい。
に向上させるには、前記の実施例において、論理回路情
報が変更されない固定論理ブロックについては書替えで
きないが、書替え可能なプログラマブルチップに比べ動
作速度が速い例えばアンチヒューズタイプのプログラマ
ブルチップに実現し、論理回路情報が変更される可能性
がある可変論理ブロック部は動作速度は遅いが何度でも
書替え可能なプログラマブルチップにて実現することが
望ましい。
【００３１】そうすることで、エミュレーション速度を
より実際の回路に近い速度で論理検証が行え、簡単な論
理変更があった場合にも簡単に対応することができる。
より実際の回路に近い速度で論理検証が行え、簡単な論
理変更があった場合にも簡単に対応することができる。
【００３２】本実施例のハードウェア構成例を図７に示
す。ワークステーション１００はハードディスク７１０
に格納されたＬＳＩ設計データ１１０と補修ゲート設計
データ１７０をコンパイルしＬＳＩマッピングデータ１
４０、補修ゲートマッピングデータ１８０とＰＧＡ接続
データ１５０を生成し、エミュレーションコントローラ
７２０に送る。エミュレーションコントローラ７２０は
送られたＬＳＩマッピングデータ１４０、補修ゲートマ
ッピングデータ１８０とＰＧＡ接続データ１５０をハー
ドディスク７３０に格納するとともに、プリント基板１
６０にマウントされたプログラマブルチップに該３種の
データをマッピングして論理回路の等価回路を作成す
る。
す。ワークステーション１００はハードディスク７１０
に格納されたＬＳＩ設計データ１１０と補修ゲート設計
データ１７０をコンパイルしＬＳＩマッピングデータ１
４０、補修ゲートマッピングデータ１８０とＰＧＡ接続
データ１５０を生成し、エミュレーションコントローラ
７２０に送る。エミュレーションコントローラ７２０は
送られたＬＳＩマッピングデータ１４０、補修ゲートマ
ッピングデータ１８０とＰＧＡ接続データ１５０をハー
ドディスク７３０に格納するとともに、プリント基板１
６０にマウントされたプログラマブルチップに該３種の
データをマッピングして論理回路の等価回路を作成す
る。
【００３３】本実施例によれば、論理補修用プログラマ
ブルチップに準備された論理補修用ゲートとエミュレー
ション論理回路用集積回路を接続用プログラマブルチッ
プを使って接続することにより簡単な論理変更を実現で
きる。
ブルチップに準備された論理補修用ゲートとエミュレー
ション論理回路用集積回路を接続用プログラマブルチッ
プを使って接続することにより簡単な論理変更を実現で
きる。
【００３４】次に、本発明によりキャッシュ容量の変
更、観測信号の変更を実現する方法の例を図５、図６を
用いて説明する。まず、本実施例のシステム構成を図５
に示す。５００はワークステーションで、性能評価した
いシステムの中の固定論理ブロック部と可変論理ブロッ
ク部の設計データを入力するのに用いられる。本例では
命令処理部５１１（ＩＰ）、主記憶メモリ制御部５１２
（ＭＭＵ）と主記憶メモリ５１３（ＭＳ）よりなる計算
機システムを性能評価するが、キャッシュメモリとその
周辺論理を除く部分を固定論理ブロック部として固定論
理設計データ５１０に格納し、キャッシュメモリとその
周辺論理を可変論理ブロック部として可変論理設計デー
タに格納しているものとする。また、論理検証におい
て、各プログラマブルチップのどの入出力ピンを観測装
置５９０に接続して観測するかを示す観測信号データ５
４０を予めワークステーション５００から入力してお
く。
更、観測信号の変更を実現する方法の例を図５、図６を
用いて説明する。まず、本実施例のシステム構成を図５
に示す。５００はワークステーションで、性能評価した
いシステムの中の固定論理ブロック部と可変論理ブロッ
ク部の設計データを入力するのに用いられる。本例では
命令処理部５１１（ＩＰ）、主記憶メモリ制御部５１２
（ＭＭＵ）と主記憶メモリ５１３（ＭＳ）よりなる計算
機システムを性能評価するが、キャッシュメモリとその
周辺論理を除く部分を固定論理ブロック部として固定論
理設計データ５１０に格納し、キャッシュメモリとその
周辺論理を可変論理ブロック部として可変論理設計デー
タに格納しているものとする。また、論理検証におい
て、各プログラマブルチップのどの入出力ピンを観測装
置５９０に接続して観測するかを示す観測信号データ５
４０を予めワークステーション５００から入力してお
く。
【００３５】ここでキャッシュメモリの周辺論理とは、
例えばキャッシュメモリと主記憶メモリの対応付けを行
うためのキャッシュディレクトリと高速検索論理、ミス
ヒットした場合に目標のデータを主記憶メモリからキャ
ッシュメモリへ転送するための制御論理、主記憶メモリ
への書換えをストアスルー方式で行う場合はキャッシュ
メモリ書換えと同時に主記憶メモリ書換えを行うための
制御論理である。
例えばキャッシュメモリと主記憶メモリの対応付けを行
うためのキャッシュディレクトリと高速検索論理、ミス
ヒットした場合に目標のデータを主記憶メモリからキャ
ッシュメモリへ転送するための制御論理、主記憶メモリ
への書換えをストアスルー方式で行う場合はキャッシュ
メモリ書換えと同時に主記憶メモリ書換えを行うための
制御論理である。
【００３６】なお、可変論理設計データとしてはキャッ
シュメモリの容量が異なるものを用意する（５２０〜５
２２）。選択装置５３０は、可変論理設計データ５２０
〜５２２のうちの１つを選択して設計データをコンパイ
ラへ送る装置である。
シュメモリの容量が異なるものを用意する（５２０〜５
２２）。選択装置５３０は、可変論理設計データ５２０
〜５２２のうちの１つを選択して設計データをコンパイ
ラへ送る装置である。
【００３７】コンパイラ５５０は固定論理設計データ５
１０を読込み、固定論理ブロック部と等価な動作を行う
プログラマブルチップ５７１、５７２（ＰＧＡ１、ＰＧ
Ａ２）とプログラマブルチップ同士を接続するための接
続用プログラマブルチップ５７４（ＰＩＤ１）を作成す
るための固定論理マッピングデータ５６１、ＰＧＡ接続
データ５６３を作成する。
１０を読込み、固定論理ブロック部と等価な動作を行う
プログラマブルチップ５７１、５７２（ＰＧＡ１、ＰＧ
Ａ２）とプログラマブルチップ同士を接続するための接
続用プログラマブルチップ５７４（ＰＩＤ１）を作成す
るための固定論理マッピングデータ５６１、ＰＧＡ接続
データ５６３を作成する。
【００３８】また、コンパイラ５５０は、選択装置５３
０により可変論理設計データ５２０〜５２２の中から選
ばれた可変論理ブロック部と等価な動作を行うプログラ
マブルチップ５７３を作成するための可変論理マッピン
グデータ５６２を作成し、プログラマブルチップ５７１
〜５７３の入出力ピンを観測装置５９０に接続する観測
信号選択用プログラマブルチップ５７５（ＰＩＤ２）を
作成するための観測装置接続データ５６０を観測信号デ
ータ５４０に基づいて作成する。論理エミュレーション
では、プログラマブルチップ５７１〜５７３、接続用プ
ログラマブルチップ５７４と観測信号選択用プログラマ
ブルチップ５７５をプリント基板５８０に載せ、実際に
近い動作速度で回路を動作させて論理回路の性能評価を
行う。
０により可変論理設計データ５２０〜５２２の中から選
ばれた可変論理ブロック部と等価な動作を行うプログラ
マブルチップ５７３を作成するための可変論理マッピン
グデータ５６２を作成し、プログラマブルチップ５７１
〜５７３の入出力ピンを観測装置５９０に接続する観測
信号選択用プログラマブルチップ５７５（ＰＩＤ２）を
作成するための観測装置接続データ５６０を観測信号デ
ータ５４０に基づいて作成する。論理エミュレーション
では、プログラマブルチップ５７１〜５７３、接続用プ
ログラマブルチップ５７４と観測信号選択用プログラマ
ブルチップ５７５をプリント基板５８０に載せ、実際に
近い動作速度で回路を動作させて論理回路の性能評価を
行う。
【００３９】図６に可変論理設計データ５２０〜５２２
を切替えながら性能評価する場合の論理エミュレーショ
ンの手順を示す。まず、固定論理設計データ５１０を読
込み固定論理マッピングデータ５６１を作成する（６０
１）。次に可変論理設計データ５２０を読込み可変論理
マッピングデータ５６２を作成し（６０２）、観測信号
データ５４０を読込み観測装置接続データ５６０を作成
する（６０３）。そして、論理エミュレーション実施後
（６０４）、可変論理設計データ５２１、５２２を選択
装置５３０で切替えてステップ６０２〜６０４の処理を
繰り返す（６０５）なお、可変論理設計データの切り替
えは、システム内のタイマ機能を用いて一定時間ごとに
切り替えて行う様にする。
を切替えながら性能評価する場合の論理エミュレーショ
ンの手順を示す。まず、固定論理設計データ５１０を読
込み固定論理マッピングデータ５６１を作成する（６０
１）。次に可変論理設計データ５２０を読込み可変論理
マッピングデータ５６２を作成し（６０２）、観測信号
データ５４０を読込み観測装置接続データ５６０を作成
する（６０３）。そして、論理エミュレーション実施後
（６０４）、可変論理設計データ５２１、５２２を選択
装置５３０で切替えてステップ６０２〜６０４の処理を
繰り返す（６０５）なお、可変論理設計データの切り替
えは、システム内のタイマ機能を用いて一定時間ごとに
切り替えて行う様にする。
【００４０】また。論理エミュレーションシステムにお
いて、前記観測信号データは複数種類設定しておき、さ
らに、各観測信号データごとに観測時間を設定してお
き、コンパイラが、観測装置接続データを設定された時
間ごとに生成して、観測用プログラマブルチップにマッ
ピングするようにしておけば、観測箇所の変更を自動的
に行えるようになる。
いて、前記観測信号データは複数種類設定しておき、さ
らに、各観測信号データごとに観測時間を設定してお
き、コンパイラが、観測装置接続データを設定された時
間ごとに生成して、観測用プログラマブルチップにマッ
ピングするようにしておけば、観測箇所の変更を自動的
に行えるようになる。
【００４１】本実施例によれば、論理設計時に、キャッ
シュメモリの容量などの最適設計を行うことが容易にな
るなど、論理回路の可変論理ブロックの仕様設計が簡単
に行えるようになる。
シュメモリの容量などの最適設計を行うことが容易にな
るなど、論理回路の可変論理ブロックの仕様設計が簡単
に行えるようになる。
【００４２】さらに、観測信号を観測信号選択用プログ
ラマブルチップで自由にエミュレーション論理回路集積
回路と論理補修用プログラマブルチップの入出力ピンを
観測装置に接続することにより観測信号の変更も容易に
実現できる。
ラマブルチップで自由にエミュレーション論理回路集積
回路と論理補修用プログラマブルチップの入出力ピンを
観測装置に接続することにより観測信号の変更も容易に
実現できる。
【００４３】
【発明の効果】本発明により、簡単な論理変更、性能評
価の為のキャッシュ容量の変更、及び観測信号の変更
等を容易に行える論理エミュレーションシステムを提供
することができ、論理エミュレーション効率の向上を図
ることができる。
価の為のキャッシュ容量の変更、及び観測信号の変更
等を容易に行える論理エミュレーションシステムを提供
することができ、論理エミュレーション効率の向上を図
ることができる。
【図１】本発明に係る論理エミュレーションシステムの
一実施例の全体構成を示す図。
一実施例の全体構成を示す図。
【図２】従来の論理エミュレーションシステムの一実施
例の全体構成を示す図。
例の全体構成を示す図。
【図３】図１に示す実施例における論理変更前と論理変
更後のプログラマブルチップの状態を示す図。
更後のプログラマブルチップの状態を示す図。
【図４】図１の論理エミュレーションシステムの論理エ
ミュレーションの動作手順を示すフローチャート。
ミュレーションの動作手順を示すフローチャート。
【図５】本発明の他の実施例（キャッシュ容量の変更、
観測信号の変更）の論理エミュレーションシステムを示
す図。
観測信号の変更）の論理エミュレーションシステムを示
す図。
【図６】図５に示す論理エミュレーションシステムの論
理エミュレーションの手順を示すフローチャート。
理エミュレーションの手順を示すフローチャート。
【図７】図１に示す論理エミュレーションシステムのハ
ードウェア構成を示す図。
ードウェア構成を示す図。
【図８】図３の詳細を示す図。
【図９】マッピングデータを示す図。
【図１０】ＰＧＡ接続データを示す図。
１００…ワークステーション、１１０…ＬＳＩ設計デー
タ、 １１１〜１１６…開発対象ＬＳＩの入出力ピン、 １２１〜１２４…開発対象ＬＳＩのゲート、１３０…コ
ンパイラ、 １４０…ＬＳＩマッピングデータ、 １４１、１４２…プログラマブルチップ、１５０…ＰＧ
Ａ接続データ、 １５１…接続用プログラマブルチップ、１６０…プリン
ト基板。 １７０…補修ゲート設計データ、 １７１〜１７３…論理補修用プログラマブルチップの入
出力ピン、 １７４…論理補修用プログラマブルチップのゲート、 １８０…補修ゲートマッピングデータ、 １８１…論理補修用プログラマブルチップ
タ、 １１１〜１１６…開発対象ＬＳＩの入出力ピン、 １２１〜１２４…開発対象ＬＳＩのゲート、１３０…コ
ンパイラ、 １４０…ＬＳＩマッピングデータ、 １４１、１４２…プログラマブルチップ、１５０…ＰＧ
Ａ接続データ、 １５１…接続用プログラマブルチップ、１６０…プリン
ト基板。 １７０…補修ゲート設計データ、 １７１〜１７３…論理補修用プログラマブルチップの入
出力ピン、 １７４…論理補修用プログラマブルチップのゲート、 １８０…補修ゲートマッピングデータ、 １８１…論理補修用プログラマブルチップ
フロントページの続き (56)参考文献 特開 平５−267457（ＪＰ，Ａ) 特開 平５−90949（ＪＰ，Ａ) 特開 平４−311268（ＪＰ，Ａ) 特開 平４−280119（ＪＰ，Ａ) 特開 平２−245831（ＪＰ，Ａ) 特開 平１−154251（ＪＰ，Ａ) 特開 昭58−206138（ＪＰ，Ａ) Ｙｏｓｉｎｏｒｉ Ｗａｔａｎａｂ ｅ，外１名，”Ｉｎｃｒｅｍｅｎｔａｌ Ｓｙｎｔｈｅｓｉｓ ｆｏｒ Ｅｎｇ ｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅｓ”, Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆ ｅｒｅｎｃｅ Ｏｎ Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ，ＩＥＥＥ，平成３年, ｐ．40〜43 Ｙｕｊｉ Ｋｕｋｉｍｏｔｏ，外２ 名，”Ａ Ｒｅｄｅｓｉｇｎ Ｔｅｃｈ ｎｉｑｕｅ ｆｏｒ Ｃｏｍｂｉｎａｔ ｉｏｎａｌ Ｃｉｒｃｕｉｔｓ Ｂａｓ ｅｄ ｏｎ Ｇａｔｅ Ｒｅｃｏｎｎｅ ｃｔｉｏｎ”，ＩＣＣＡＤ，ＩＥＥＥ, 平成６年，ｐ．632〜637 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 664 H03K 19/173 - 19/177 G01R 31/28 G06F 11/22 - 11/26 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (7)
- 【請求項１】論理回路の設計データをいくつかの小規模
回路に分割したＬＳＩマッピングデータと、該ＬＳＩマ
ッピングデータ間の接続を行うためのＰＧＡ接続データ
とに分割する手段と、 前記ＬＳＩマッピングデータと、ＰＧＡ接続データとを
プログラマブルチップにマッピングする手段とを備え、
前記論理回路の等価回路を作成する論理エミュレーショ
ンシステムにおいて、 前記論理回路の論理変更後の設計データと、前記ＬＳＩ
マッピングデータ及び前記ＰＧＡ接続データとから生成
される論理変更前の設計データとを比較し、論理変更後
の論理回路が、小規模回路の追加及びＰＧＡ接続データ
の変更で実現できるか否かを判定する手段を備え、 実現できる場合は、前記分割手段は前記追加の小規模回
路のＬＳＩマッピングデータ及び変更後のＰＧＡ接続デ
ータを生成し、前記マッピング手段は生成されたデータ
をプログラマブルチップにマッピングして、論理変更後
の論理回路の等価回路を作成することを特徴とする論理
エミュレーションシステム。 - 【請求項２】前記判定手段は、前記論理回路の論理変更
後の設計データと、前記ＬＳＩマッピングデータ及び前
記ＰＧＡ接続データにそれぞれ含まれるゲートの種類及
び該ゲートに接続する信号線同志を比較して判定するこ
とを特徴とする請求項１記載の論理エミュレーションシ
ステム。 - 【請求項３】論理回路の設計データをいくつかの小規模
回路の設計デ−タと、該小規模回路間の接続を行なう接
続回路の設計デ−タとに分割する手段を備え、該小規模
回路と接続回路とで前記論理回路の等価回路を生成する
論理エミュレーションシステムにおいて、 前記論理回路の設計データを、仕様変更が予想されない
固定論理ブロック部と、仕様変更の可能性がある可変論
理ブロック部とに分けて入力する手段を備え、前記分割
手段は、前記可変論理ブロック部は、他の固定論理ブロ
ック部とは独立した単独の小規模回路として生成するこ
とを特徴とする論理エミュレーションシステム。 - 【請求項４】請求項３記載の論理エミュレーションシス
テムにおいて、 前記論理回路の可変論理ブロック部の設計デ−タを複数
記憶する手段と、 該複数の可変論理ブロック部の設計データの中から１つ
を選択する選択手段とを備え、前記分割手段は、前記選
択手段により選択された可変論理ブロック部を単独の小
規模回路の設計デ−タとして生成することを特徴とする
論理エミュレーションシステム。 - 【請求項５】請求項３記載の論理エミュレーションシス
テムにおいて、前記分割手段により生成された小規模回
路の設計デ−タをプログラマブルチップにマッピングす
る手段と、 該プログラマブルチップの入出力信号を観測するための
観測装置と、 前記プログラマブルチップの観測装置に接続すべき入出
力ピンを示す観測信号データを記憶する手段とを備え、 前記分割手段は、前記観測信号データに基づき、前記観
測装置と前記プログラマブルチップとを接続するための
接続回路の観測用設計デ−タを生成し、前記マッピング
手段は観測用プログラマブルチップに該観測用接続デー
タをマッピングすることを特徴とする論理エミュレーシ
ョンシステム。 - 【請求項６】請求項５記載の論理エミュレーションシス
テムにおいて、 前記記憶手段は、複数の観測信号データと、観測信号デ
−タ毎に設定される観測時間を記憶し、 前記分割手段は、前記観測用接続データを前記設定され
た時間ごとに生成し、前記マッピング手段は生成された
観測用設計データを前記観測用プログラマブルチップに
マッピングすることを特徴とする論理エミュレーション
システム。 - 【請求項７】論理回路の設計データを記憶する手段と、
該論理回路の設計データから複数の小規模回路を生成し
て前記論理回路の等価回路を生成する処理手段とを備え
た論理シミュレーションシステムにおける等価回路生成
方法において、 対象の論理回路の設計変更が生じた場合に、前記設計デ
ータを記憶する手段に格納されている変更前の論理回路
の等価回路の情報と論理変更後の論理回路の情報とを前
記処理手段が比較するステップと、 論理変更後の設計データがさらに１または複数の小規模
回路の追加及び接続用回路の変更が実現できるか否かを
前記処理手段が判定するステップと、 実現できる場合は、前記処理手段が追加の小規模回路の
生成及び接続用回路の変更を行うステップと、変更前の
ほかの小規模回路を変更することなく論理変更後の論理
回路の等価回路を前記処理手段が生成するステップとを
備えることを特徴とする等価回路生成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21559394A JP3168839B2 (ja) | 1994-09-09 | 1994-09-09 | 論理エミュレーションシステム及び等価回路生成方法 |
| US08/483,987 US5699283A (en) | 1994-09-09 | 1995-06-07 | Logic emulation system |
| US08/969,110 US6070005A (en) | 1994-09-09 | 1997-11-12 | Logic emulation system |
| US09/512,818 US6282503B1 (en) | 1994-09-09 | 2000-02-25 | Logic emulation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21559394A JP3168839B2 (ja) | 1994-09-09 | 1994-09-09 | 論理エミュレーションシステム及び等価回路生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877216A JPH0877216A (ja) | 1996-03-22 |
| JP3168839B2 true JP3168839B2 (ja) | 2001-05-21 |
Family
ID=16675005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21559394A Expired - Fee Related JP3168839B2 (ja) | 1994-09-09 | 1994-09-09 | 論理エミュレーションシステム及び等価回路生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5699283A (ja) |
| JP (1) | JP3168839B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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