JPH10254920A - 論理回路の遅延最適化装置 - Google Patents

Abstract

(57)【要約】 【課題】 遅延最適化処理を行うに際して、等価信号線
が存在しない場合等においては、効果的に遅延時間の短
縮を行うことができなかった。 【解決手段】 本発明の論理回路の遅延最適化装置は、
処理対象最大段数と、セルライブラリと、論理回路デー
タと、遅延制約条件と、ファンアウトツリー指定データ
とを入力データとし、ファンアウトツリーを最適化する
のに適した形に正規化するファンアウトツリー正規化部
と、この正規化されたファンアウトツリーの負荷を論理
が等価な信号線が存在するときにはその信号線に、論理
が等価な信号線が存在しないときには素子増結部により
セルを増結することによって論理が等価な信号線を生成
してこの生成された信号線に移動させる負荷移動部と、
冗長なセルを処理する冗長セル削除部と、ファンアウト
ツリーの遅延最適化の効果を評価する最適化効果評価部
とを実行して遅延最適化を行うことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路を設計す
る際に、ファンアウト最適化によって遅延最適化を行う
論理回路の遅延最適化装置に関する。

【０００２】

【従来の技術】従来から、ハードウェア設計における論
理合成の技術においては、ファンアウト最適化と呼ばれ
ることが行われてきた。ファンアウトとは、論理ゲート
などのハードウェアを実現するセルの出力端子に接続さ
れている信号線のことであり、ファンアウト最適化と
は、あるセルの出力端子に負荷が集中していて、その影
響で回路の信号伝搬遅延時間が大きくなっている場合
に、さまざまな操作を行うことによって信号伝搬遅延時
間を短縮する技術のことである。出力端子に接続されて
いる信号線の数が多くなると、セルが駆動する負荷が大
きくなり信号伝搬遅延時間が大きくなってしまう。そこ
で、ファンアウト最適化を行うことになる。

【０００３】ファンアウト最適化について考える前に論
理回路を構成する各セルについて説明する。論理回路を
構成する各セルには、図３に示すようにそれぞれ特性が
ある。例として、図３のＮＡＮＤゲートとＡＮＤゲート
について示す。図３において、セルの面積とはそのセル
が基板上に配置された場合に必要となる広さであり、こ
こでは相対的な値を示すので単位はない。セルの遅延と
は各セルで要する遅延時間であり、駆動能力とはセルの
出力端子に接続された負荷を駆動する場合にそれぞれの
負荷に対して必要となる遅延時間であり、駆動できる負
荷の数の上限とはセルの出力端子に接続できる最大の負
荷の数である。例として、図３のＮＡＮＤゲートとＡＮ
Ｄゲートについて比較すると、面積ではＮＡＮＤゲート
がＡＮＤゲートの１．５倍になっている。また、遅延時
間ではＮＡＮＤゲートの出力端子に２０個の負荷が接続
されると、ＮＡＮＤゲートの遅延が５．０ｎｓ、それぞ
れの負荷に対する遅延が２．０ｎｓで２０個あるので４
０．０ｎｓとなり、合計して４５．０ｎｓの遅延が生ず
ることになり、ＡＮＤゲートの出力端子に２０個の負荷
が接続されると、ＡＮＤゲートの遅延が４．０ｎｓ、そ
れぞれの負荷に対する遅延が２．５ｎｓで２０個あるの
で５０．０ｎｓとなり、合計して５４．０ｎｓの遅延が
生ずることになる。このように、出力端子に多くの負荷
が接続されると駆動能力の違いにより遅延時間が大きく
変化することが分かる。図３ではＮＡＮＤゲートが駆動
能力の大きいセルということができる。但し、一般的に
駆動能力の大きいセルは面積が大きくなってしまう問題
点がある。図３でもＮＡＮＤゲートはＡＮＤゲートの
１．５倍の面積が必要である。

【０００４】従来のファンアウト最適化では、あるセル
の出力端子に多くの負荷が集中していて、その影響で回
路の遅延時間が大きくなっている場合には遅延を改善す
るために主に３つの操作が行われていた。それは、 １）負荷を駆動するセルを駆動能力の高いセルに置き換
える操作 ２）負荷を駆動するセルを並列に増結して負荷を分散さ
せる操作 ３）負荷の一部または全部を論理が等しい信号線（等価
信号線）に移動して負荷を分散させる操作 の３つである。これらの操作の中で、負荷を分散させよ
うとする場合には、一般的に集中した負荷の一部または
全部を論理が等しい別の信号線（等価信号線）に移動さ
せる操作が行われていた。

【０００５】

【発明が解決しようとする課題】しかしながら、等価信
号線が存在しない場合や、等価信号線への移動によって
も回路の遅延時間の短縮が見込めない場合は、負荷の移
動による遅延時間の短縮を行うことができない。このよ
うな場合でも、負荷を駆動するセルを駆動能力の高いセ
ルに置き換える操作や負荷を駆動するセルを並列に増結
して負荷を分散させる操作を行うことは可能である。し
かし、置き換えられたセルや並列に増結されたセルの遅
延時間が減少したとしても、それらのセルを駆動するセ
ルの負荷が増大してしまうので、結果として回路の遅延
時間を短縮することは難しかった。

【０００６】また、駆動能力の高いセルへの置換や、駆
動するセルの並列増結は、一般に面積を増加させてしま
うので、これらの操作による遅延時間の短縮の効果が小
さい場合には、最適化処理を行わない方がよい場合もあ
った。

【０００７】本発明は上記事情に鑑みて成されたもので
あり、その目的は、等価信号線が存在しない場合や、等
価信号線への移動によっても回路の遅延時間の短縮が見
込めない場合であっても、面積の増加等をすることなく
効果的に遅延時間の短縮を行うことができる論理回路の
遅延最適化装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の論理回路の遅延
最適化装置は、遅延最適化を行う最大の段数を指定する
処理対象最大段数を入力する入力手段と、遅延最適化の
処理を制御する制御プログラムを記憶する第１の記憶手
段と、論理回路内の各セルの特性を記憶したセルライブ
ラリと、前記論理回路のセルや結線の接続状態を記憶し
た論理回路データと、前記論理回路に対する遅延の制約
を与える遅延制約条件と、遅延最適化の対象とするファ
ンアウトツリーを指定するファンアウトツリー指定デー
タとを記憶する第２の記憶手段と、この第２の記憶手段
により記憶された前記セルライブラリと前記論理回路デ
ータと前記遅延制約条件と前記ファンアウトツリー指定
データとを参照して前記第１の記憶手段により記憶され
た前記制御プログラムによって、遅延最適化の対象に指
定された前記ファンアウトツリーを最適化するのに適し
た形に正規化する正規化段階と、この正規化段階で正規
化されたファンアウトツリーの負荷を論理が等価な信号
線が存在するときにはその信号線に、論理が等価な信号
線が存在しないときにはセルを増結することによって論
理が等価な信号線を生成してこの生成された信号線に移
動させる負荷移動段階と、この負荷移動段階で増結され
たセルの中で冗長なセルを処理する冗長セル削除段階
と、この冗長セル削除段階で冗長なセルの処理されたフ
ァンアウトツリーの遅延最適化の効果を評価する最適化
効果評価段階とを実行して遅延最適化の処理を行う演算
手段と、この演算手段によって行われた遅延最適化の処
理結果を出力する出力手段とから構成されていることを
特徴とする。

【０００９】

【発明の実施の形態】以下、本発明の一実施の形態を図
面を参照して説明する。

【００１０】図１は、本発明の組合せ論理回路の遅延最
適化装置の構成を説明するためのブロック図である。

【００１１】本発明の遅延最適化装置は図１に示すよう
に、各命令や処理対象最大段数を入力する入力装置１
と、プログラムを実行する中央処理装置３と、制御プロ
グラムを記憶するメインメモリ５と、論理回路データ、
遅延制約条件、セルライブラリ、ファンアウトツリー指
定データの各データを記憶するファイル装置７と、遅延
最適化された新しい論理回路データ等の遅延最適化の結
果を出力する出力装置９とから構成されている。

【００１２】ここで、本発明の遅延最適化装置の動作を
簡単に説明する。入力装置１からユーザーによって遅延
最適化を始める命令と処理対象最大段数が入力される
と、中央処理装置３がメインメモリ５から制御プログラ
ムを呼び出し遅延最適化の処理を始める。遅延最適化が
始まると、制御プログラムはファイル装置７に記憶され
ている論理回路データ、遅延制約条件、セルライブラ
リ、ファンアウトツリー指定データの各データを適宜呼
び出して、遅延最適化の処理を行う。遅延最適化が終了
するとその結果、即ち遅延最適化ができた場合には遅延
最適化された新しい論理回路データを出力し、遅延最適
化ができなかった場合にはその旨の結果を出力する。本
発明の遅延最適化装置における入力装置１、中央処理装
置３、メインメモリ５、ファイル装置７、出力装置９の
各装置は各機能を実現できる手段であれば、その他のも
のでも良い。

【００１３】次に本発明の遅延最適化装置の動作を詳細
に説明する。

【００１４】図２は、本発明の遅延最適化装置の動作を
説明するためのブロック図である。

【００１５】本発明の遅延最適化装置は、セルライブラ
リ１１と、論理回路データ１３と、遅延制約条件１５
と、ファンアウトツリー指定データ１７と、処理対象最
大段数１９とを入力データとしている。

【００１６】セルライブラリ１１には、図３に例として
示したように、論理式、セルの面積、セルの遅延時間、
駆動能力、駆動できる負荷の数の上限等の各セル毎の特
性が記憶されている。

【００１７】論理回路データ１３とは、入力ピン、出力
ピン、セル、結線から構成されている論理回路の接続状
態を記憶しているデータのことである。各セルにはセル
ライブラリ１１を参照することによってセルの種類等の
情報が与えられている。

【００１８】次に、遅延制約条件１５について説明す
る。論理回路において、回路の入力ピンには信号の到着
時刻が与えられ、回路の出力ピンには信号の到着要求時
刻が与えられる。従って、出力ピンの到着要求時刻から
入力ピンの到着時刻を引いた時間内に信号は論理回路を
通過しなければならない。そこで、セルライブラリを参
照することによって各セルの遅延時間とセルに接続する
結線の遅延時間とを計算して信号が到着要求時刻を満た
すかどうか判断する。これが遅延制約条件である。

【００１９】次に、ファンアウトツリー指定データ１７
について説明する。まず、ファンアウトツリーについて
図４にその例を示す。図４の斜線で示した部分がファン
アウトツリーである。各セルの入力ピン例えば、Ａ、
Ｂ、Ｃ、Ｄ、Ｅをリーフと呼ぶ。Ｆは論理回路の出力ピ
ンである。ＩＶ１，ＩＶ２，ＩＶ３はインバータであ
り、駆動能力を有し論理を反転させるものである。ＢＵ
Ｆはバッファーである。

【００２０】本発明の論理回路の遅延最適化装置では、
ファンアウトツリー内で各リーフが属している段によっ
て区別して考えている。図４のファンアウトツリーで
は、リーフＡ、Ｂ、インバーターＩＶ１，ＩＶ２は１段
目、リーフＣ，ＩＶ３は２段目、リーフＤ、バッファー
ＢＵＦは３段目である。しかし、ファンアウトツリー内
にバッファーが存在する場合にはインバータが２段直列
に接続しているものとして数えるので、リーフＥ、出力
ピンＦは５段目となる。このようなファンアウトツリー
に関して、ファンアウトツリー指定データ１７とは、処
理対象としたファンアウトツリーについてのデータを記
憶しておくもので、ファンアウトツリーにおける入力ピ
ンや出力ピンの組合せ等を記憶している。

【００２１】処理対象最大段数１９とは、最適化の処理
をファンアウトツリーの１段目から始めて何段目まで行
うかを示すものであり、入力装置１からユーザーによっ
て入力されるデータである。処理対象最大段数１９を入
力することにより、処理の対象となる範囲を限定するこ
とができ、最適化のための探索空間を小さく抑えること
が可能となる。

【００２２】以上説明したセルライブラリ１１と、論理
回路データ１３と、遅延制約条件１５と、ファンアウト
ツリー指定データ１７と、処理対象最大段数１９とを入
力データとして遅延最適化の処理を行う。

【００２３】次に、遅延最適化の処理を行う各部につい
て説明する。

【００２４】本発明の遅延最適化装置は、図２に示すよ
うに、ファンアウトツリー正規化部２１と、負荷移動部
２３と、素子増結部２５と、冗長セル削除部２７と、最
適化効果評価部２９とから構成され、最終的に新たな論
理回路データ３１を出力する。

【００２５】各部の動作について以下に詳細に説明す
る。

【００２６】ファンアウトツリー正規化部２１の動作を
図５のフローチャートを参照して説明する。まず、処理
対象として指定されたファンアウトツリーの遅延解析を
行う（Ｓ５１）。ファンアウトツリーに遅延制約条件１
５に違反しているリーフ（以下違反リーフという）が存
在していない場合には、このファンアウトツリーに対す
る遅延最適化の処理は全て終了し（Ｓ５２）、違反リー
フが存在する場合にはファンアウトツリーの３段目以上
に違反リーフが存在するかどうかを判断する（Ｓ５
３）。３段目以上に違反リーフが存在しない場合には負
荷移動部２３に移り、３段目以上に違反リーフが存在す
る場合にはファンアウトツリーの２段化を行う（Ｓ５
４）。

【００２７】ここで、ファンアウトツリーの２段化と
は、ファンアウトツリーの全てのリーフを正極性のもの
と負極性のものとに分け、正極性のリーフを１段目、負
極性のリーフを２段目とする２段のファンアウトツリー
に組み替えることをいう。

【００２８】図６は、ファンアウトツリーを２段化する
場合の例を示す図である。図６（ａ）はファンアウトツ
リーを簡略化して示したもので、このファンアウトツリ
ーを図６（ｂ）に示すような２段のファンアウトツリー
に組み替えると、リーフＡ，Ｂ、Ｄは正極性なので１段
目に配置され、リーフＣ，Ｅ，Ｆは負極性なので２段目
に配置されている。

【００２９】ファンアウトツリーが２段化された後に再
び遅延解析を行う（Ｓ５５）。ここで、ファンアウトツ
リーに違反リーフが存在しない場合には遅延最適化の処
理は全て終了し、違反リーフが存在する場合には負荷移
動部２３に移る（Ｓ５６）。これでファンアウトツリー
正規化部２１の処理は終了する。

【００３０】ファンアウトツリー正規化部２１におい
て、ファンアウトツリーの２段化を行う理由を図７を参
照して説明する。本発明の遅延最適化装置は後述する素
子増結部２５によってインバーター等のセルを増結する
ことによって等価信号線を作り、リーフをその等価信号
線へ移動させていくことで遅延の最適化を図ろうとする
ものである。

【００３１】例えば、最初の段階で違反リーフが３段目
以上に存在する場合（Ｓ５３）には、図７（ａ）に示す
ように、２段化によって１段目と２段目にリーフを集め
ておいて、その後に図７（ｂ）に示すようにインバータ
ーＩＶ２を増結してリーフＡを移動させ、更に図７
（ｃ）に示すようにインバーターＩＶ３を増結してリー
フＣを移動させる。この操作を繰り返すことによって遅
延の最適化をしようとするのが本発明の遅延最適化装置
である。

【００３２】従って、違反リーフが存在し改善しなけれ
ばならない段がいろいろな段に存在すると複雑になって
しまうので、最初の段階でリーフを１段目と２段目に集
めておいて、改善する必要のある段を１段目と２段目に
限定することが必要になるのである。こうすることによ
って、ファンアウトツリーの形状が単純化されるので、
遅延最適化のための探索空間を小さく抑えることがで
き、その後にインバーターを増結してリーフを順番に移
動させる操作を簡単に行うことが可能になるのである。

【００３３】次に負荷移動部２３について説明する。

【００３４】負荷移動部２３は、遅延制約条件１５を満
たしているリーフ（以下充足リーフという）を、図７で
説明したように、等価信号線に移動させることによって
負荷を分散させ、遅延時間を改善しようとするものであ
る。

【００３５】負荷移動部２３の動作を図８のフローチャ
ートを参照して説明する。ファンアウトツリー正規化部
２１から負荷移動部２３に移動した時点では、３段目以
上に違反リーフが存在している場合には２段化されてい
るので、ファンアウトツリー内の違反リーフは１段目か
２段目に存在している。そこで、まず１段目を処理対象
として処理を開始する（Ｓ８０）。

【００３６】ここで、ステップＳ８１で処理対象として
いる段のリーフの中に充足リーフが存在している場合と
存在していない場合について分けて説明する。

【００３７】まず、充足リーフが存在していない場合に
ついて説明する。この場合には処理対象としている段が
処理対象最大段数１９に達している場合（Ｓ８２）又
は、処理対象最大段数１９に達していないが（Ｓ８
２）、処理対象としている段より１段出力側の段が存在
しない（Ｓ８３）場合には負荷移動部２３を終了し、冗
長セル削除部２７へ移る。また、処理対象最大段数１９
に達していなくて（Ｓ８２）処理対象としている段より
１段出力側の段が存在している場合（Ｓ８３）には１段
出力側の段を処理対象として（Ｓ８４）、ステップＳ８
１へ戻る。

【００３８】次に、ステップＳ８１で処理対象としてい
る段に充足リーフが存在している場合について説明す
る。

【００３９】この場合には、まず移動先の選択を行う
（Ｓ８５）。

【００４０】図９のフローチャートを参照して移動先の
選択Ｓ８５を説明する。まずステップＳ９１において処
理対象としている段の２段出力側に等価信号線が存在す
るかを判断する。存在している場合には、２段出力側の
等価信号線を移動先として選択する（Ｓ９２）。この場
合の一例を図１０に示す。図１０（ａ）のリーフＡにつ
いて考えると２段出力側にはリーフＤ、Ｅの等価信号線
が存在する。そこで、リーフＡを図１０（ｂ）に示すよ
うに移動させる。

【００４１】一方、２段出力側に等価信号線が存在しな
い場合には、２段出力側に等価信号線が存在するために
必要な個数のインバータを素子増結部２５によって増結
し（Ｓ９３）、２段出力側の等価信号線を移動先として
選択する（Ｓ９２）。２段出力側の等価信号線を移動先
とするのは、負荷が接続されていた信号線と論理が等価
な信号線を移動先とすることによって、負荷を移動した
ことによる副作用として起こる論理の変化を防ぐことが
可能となるからである。２段出力側に等価信号線が存在
しない場合について図１１を参照して説明する。

【００４２】図１１（ａ）では２段出力側に等価信号線
が存在していない。そこで、インバータＩＶ４，ＩＶ５
を増結して図１１（ｂ）に示すようにリーフＸを移動先
として作る。こうすることによってリーフＸを移動先と
して選択することができる。

【００４３】負荷を増結して移動先を生成することによ
って、負荷が接続している信号線と論理が等価な信号線
が無い場合でも、負荷の移動による遅延最適化を可能と
することができる。また、図１１ではインバータを２つ
増結したが、予めインバータが１つ存在しているような
場合にはインバータを１つ増結すればよい。移動先の選
択（Ｓ８５）ができたところで、負荷の移動（Ｓ８６）
に移る。

【００４４】図１２のフローチャートを参照して負荷の
移動（Ｓ８６）を説明する。

【００４５】処理対象としている段の各リーフに対し
て、スラック（遅延制約条件１５によって与えられる信
号の到着要求時間と遅延解析によって得られる信号到着
時間との差であり、この値が大きいほど遅延制約条件１
５に対して余裕があることを示す数値である。例えば、
スラックの値がプラスのときには充足リーフであり、マ
イナスのときには違反リーフということになる）の大き
い順に移動処理を始める（Ｓ１２１）。スラックの大き
い順に移動処理を始めるのは、スラックが大きいという
ことは、そのリーフの遅延解析によって得られる遅延時
間が遅延制約条件１５に対して余裕があるということで
あるから、リーフを移動させたとしても移動による副作
用でファンアウトツリー全体の遅延を悪化させるような
ことが防げるからである。

【００４６】リーフを移動先として指定された箇所に移
動したら、遅延解析を行い回路変更条件（移動した先の
段のすべてのリーフが遅延制約条件１５を充足し、ファ
ンアウトツリー全体の遅延を大きくしないこと）を満た
し（Ｓ１２２）、違反リーフが存在しなければ（Ｓ１２
３）負荷移動部２３を終了して冗長セル削除部２７に移
り、違反リーフが存在する場合（Ｓ１２３）には素子増
結部２５によって増結されたセルのうち出力に何も接続
されなかったセルを削除して（Ｓ１２４）負荷の移動を
終了する。

【００４７】また、回路変更条件を満たさない場合（Ｓ
１２２）には、移動先を駆動するセルをリパワー（セル
を駆動能力の大きいセルに置換する操作）することによ
って回路変更条件を満たすようにならないかを調べる
（Ｓ１２５）。リパワーによって回路変更条件を満たす
場合にはステップＳ１２３へ移り、リパワーによっても
回路変更条件を満たさない場合には、移動先を駆動する
セルをデュープリケート（セルを並列に増結して移動先
の負荷を分散させる操作）することによって回路変更条
件を満たすようにならないかを再び調べる（Ｓ１２
６）。デュープリケートによって回路変更条件を満たす
場合にはステップＳ１２３へ移り、デュープリケートに
よっても更に回路変更条件を満たさない場合には、現在
移動したリーフが移動される前の状態に回路を戻し（Ｓ
１２７）、素子増結部２５によって増結されたセルのう
ち、出力に何も接続されなかったセルを削除して（Ｓ１
２４）負荷の移動を終了する。

【００４８】このように、負荷の移動（Ｓ８６）では遅
延を解析して、回路変更条件を満たすと共に違反リーフ
が存在しない場合、即ち遅延が改善されることが確実な
場合にのみ負荷の移動をすることによって、負荷の移動
の副作用による遅延の悪化を防ぐことを可能にしてい
る。また、負荷の移動による遅延最適化を行うのと同時
に、リパワーおよびデュープリケートによる遅延最適化
を行うことにより、負荷の移動だけで遅延最適化を行う
場合に較べて、遅延最適化の効果を更に強化することが
可能となる。

【００４９】負荷の移動（Ｓ８６）が終了したら負荷の
移動が１つ以上あったかどうかを判断する（Ｓ８７）。
負荷の移動がなかった場合にはステップＳ８２に移り、
負荷の移動があった場合には現在処理対象としている段
が３段目以上であるかを判断する（Ｓ８８）。３段目以
上でない場合にはステップＳ８２に移り、３段目以上で
ある場合には２段入力側の段を処理対象として（Ｓ８
９）、ステップＳ８１へ戻り再び負荷移動部２３の処理
を行う。ここで、２段入力側の段を処理対象として、再
びステップＳ８１へ戻り負荷移動部２３の処理を繰り返
し行うのは、負荷の移動が行われた段では遅延が改善さ
れているので、負荷の移動が３段目以上で行われた場合
（Ｓ８７、Ｓ８８）には、２段入力側にある段から負荷
の移動の行われた段へリーフを移動させても遅延を悪化
させない場合が考えられる。そこで、２段入力側の段を
再び処理対象にして負荷の移動を検討してみるのであ
る。

【００５０】ステップＳ８１から上記した処理を繰り返
し行い、負荷移動部２３が終了したら冗長セル削除部２
７に移る。

【００５１】冗長セル削除部２７の処理を図１３のフロ
ーチャートを参照して説明する。まず、素子増結部によ
って増結されたインバータのうち冗長なものを削除する
（Ｓ１３１）。冗長なインバータとは論理的に冗長であ
って、削除してもファンアウトツリー全体の遅延を大き
くしないインバータのことを指し、その一例を図１４に
示す。

【００５２】図１４（ａ）の点線で囲まれた部分が冗長
なインバータである場合に、図１４（ｂ）に示すように
削除してしまう。但し、このような削除はどんな場合に
もできるわけではなく、削除によって遅延を大きくしな
い場合などに限られる。

【００５３】そこで、ステップＳ１３１で削除できなか
った場合には、インバータのうち図１４（ａ）の点線で
囲まれた部分のように２段直列に連結されている組を図
１４（ｃ）に示すようにバッファーに置き換える（Ｓ１
３２）。置き換えるバッファの種類（タイプ）は２個の
インバータのどちらか一方と同じで、遅延値が小さくな
る種類（タイプ）を用いる。これで、冗長セル削除部２
７での処理は終了する。冗長セル削除部２７により、負
荷の移動の副作用による回路の冗長性を取り除くととも
に、バッファを導入することによってインバータのみで
は実現不可能だった最適化を行うことが可能となる。

【００５４】最適化効果評価部２９を図１５のフローチ
ャートを参照して説明する。まず、ファンアウトツリー
を遅延解析し（Ｓ１５１）、違反リーフが存在しない場
合（Ｓ１５２）、あるいは、違反リーフが存在するが
（Ｓ１５２）最適化前よりも遅延値が大きくなっていな
い場合には（Ｓ１５３）、最適化を終了する。ファンア
ウトツリーに違反リーフが存在し（Ｓ１５２）、かつ最
適化前よりも遅延値が大きくなっている場合（Ｓ１５
３）には、ファンアウトツリーを最適化前の状態に戻し
て（Ｓ１５４）遅延最適化の処理を終了する。最適化効
果評価部２９により、ファンアウトツリー全体について
の遅延最適化の効果を評価すると共に、遅延が改善され
ていない場合にはファンアウトツリーを最適化処理前の
状態に戻すことによって無意味な遅延最適化の処理を行
わないようにしている。

【００５５】

【発明の効果】以上説明したように本発明の論理回路の
遅延最適化装置によれば、等価信号線が存在しない場合
や、等価信号線への移動によっても回路の遅延時間の短
縮が見込めない場合であっても、インバーター等のセル
を増結することによって等価信号線を自ら生成して負荷
を移動させるので、面積の増加等を伴うことなく、効果
的に遅延時間の短縮を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明による論理回路の遅延最適化装置の一実
施の形態の構成を示すブロック図である。

【図２】本発明による論理回路の遅延最適化装置の一実
施の形態の動作を説明するためのブロック図である。

【図３】セルの特性の例を示す図である。

【図４】ファンアウトツリーの例を示す図である。

【図５】ファンアウトツリー正規化部の処理を示すフロ
ーチャートである。

【図６】ファンアウトツリーの２段化の例を示す図であ
る。

【図７】負荷の移動の例を示す図である。

【図８】負荷移動部の処理を示すフローチャートであ
る。

【図９】移動先の選択の処理を示すフローチャートであ
る。

【図１０】２段出力側に等価信号線が存在する場合の例
を示す図である。

【図１１】インバータを増結する場合の例を示す図であ
る。

【図１２】負荷の移動の処理を示すフローチャートであ
る。

【図１３】冗長セル削除部の処理を示すフローチャート
である。

【図１４】冗長なセルの削除及び冗長なセルのバッファ
による置き換えの例を示す図である。

【図１５】最適化効果評価部の処理を示すフローチャー
トである。

【符号の説明】

１ 入力装置 ３ 中央処理装置 ５ メインメモリ ７ ファイル装置 ９ 出力装置 １１ セルライブラリ １３ 論理回路データ １５ 遅延制約条件 １７ ファンアウトツリー指定データ １９ 処理対象最大段数 ２１ ファンアウトツリー正規化部 ２３ 負荷移動部 ２５ 素子増結部 ２７ 冗長セル削除部 ２９ 最適化効果評価部 ３１ 新論理回路データ Ａ，Ｂ，Ｃ，Ｄ，Ｅ リーフ Ｆ 出力ピン Ｒ ルート ＩＶ、ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５ イン
バータ ＢＵＦ バッファ Ｘ 増結されたインバータにより生成されたリーフ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 遅延最適化を行う最大の段数を指定する
   処理対象最大段数を入力する入力手段と、 遅延最適化の処理を制御する制御プログラムを記憶する
   第１の記憶手段と、 論理回路内の各セルの特性を記憶したセルライブラリ
   と、前記論理回路のセルや結線の接続状態を記憶した論
   理回路データと、前記論理回路に対する遅延の制約を与
   える遅延制約条件と、遅延最適化の対象とするファンア
   ウトツリーを指定するファンアウトツリー指定データと
   を記憶する第２の記憶手段と、 この第２の記憶手段により記憶された前記セルライブラ
   リと前記論理回路データと前記遅延制約条件と前記ファ
   ンアウトツリー指定データと、前記入力手段により入力
   された前記処理対象最大段数とを参照して前記第１の記
   憶手段により記憶された前記制御プログラムによって、 遅延最適化の対象に指定された前記ファンアウトツリー
   を最適化するのに適した形に正規化する正規化段階と、
   この正規化段階で正規化されたファンアウトツリーの負
   荷を論理が等価な信号線が存在するときにはその信号線
   に、論理が等価な信号線が存在しないときにはセルを増
   結することによって論理が等価な信号線を生成してこの
   生成された信号線に移動させる負荷移動段階と、この負
   荷移動段階で増結されたセルの中で冗長なセルを処理す
   る冗長セル削除段階と、この冗長セル削除段階で冗長な
   セルの処理されたファンアウトツリーの遅延最適化の効
   果を評価する最適化効果評価段階とを実行して遅延最適
   化の処理を行う演算手段と、 この演算手段によって行われた遅延最適化の処理結果を
   出力する出力手段とから構成されていることを特徴とす
   る論理回路の遅延最適化装置。
2. 【請求項２】 前記ファンアウトツリー正規化段階は、
   遅延最適化の対象に指定された前記ファンアウトツリー
   の３段目以上に遅延制約条件に違反しているリーフが存
   在する場合には、前記ファンアウトツリー内の正極性の
   リーフを１段目に、負極性のリーフを２段目に配置し、
   ２段目に配置された前記リーフを駆動するためのインバ
   ータを有する２段のファンアウトツリーに変更すること
   を特徴とする請求項１に記載の論理回路の遅延最適化装
   置。
3. 【請求項３】 前記負荷移動段階は、前記ファンアウト
   ツリー正規化段階で正規化されたファンアウトツリーに
   対して、遅延最適化の対象としている段から偶数段出力
   側に信号線がある場合にはその信号線を移動先として選
   択し、偶数段出力側に信号線がない場合にはインバータ
   を増結することで偶数段出力側の信号線を生成して移動
   先の信号線として選択し、前記遅延最適化の対象として
   いる段の充足リーフを選択された前記信号線に、回路変
   更条件を満たす場合に限って、移動させる負荷移動工程
   の繰り返しであって、 前記充足リーフの移動があった場合には偶数段入力側の
   段を遅延最適化の対象とし、前記充足リーフの移動がな
   かった場合には１段出力側の段を処理対象として、前記
   負荷移動工程を遅延最適化の対象としている段が前記処
   理対象最大段数に達するまで、あるいは遅延最適化の対
   象としている段より１段出力側の段が存在しなくなるま
   で繰り返し行うことを特徴とする請求項１に記載の論理
   回路の遅延最適化装置。
4. 【請求項４】 前記負荷移動工程は、前記遅延制約条件
   に対して余裕のある前記充足リーフから順番に移動先と
   して選択された前記信号線に移動させ、移動された前記
   充足リーフが前記回路変更条件を満たさない場合には、
   選択された前記信号線を駆動するセルに対して駆動能力
   の大きいセルに置換する操作、駆動するセルを並列に増
   結して移動先の負荷を分散させる操作を行うことを特徴
   とする請求項３に記載の論理回路の遅延最適化装置。
5. 【請求項５】 前記冗長セル削除段階は、前記増結され
   たインバータの中で論理的に冗長であって、削除しても
   ファンアウトツリー全体の遅延を大きくしないインバー
   タを削除し、削除しなかったインバータの中で２段直列
   に接続されている２つのインバータをバッファに置換す
   ることを特徴とする請求項３に記載の論理回路の遅延最
   適化装置。
6. 【請求項６】 前記最適化効果評価段階は、前記ファン
   アウトツリーに前記遅延制約条件に違反するリーフが存
   在し、最適化の処理を行う前よりも前記ファンアウトツ
   リーの遅延が大きくなっている場合にはファンアウトツ
   リーを最適化前の状態に戻すことを特徴とする請求項１
   に記載の論理回路の遅延最適化装置。