JPH1125138A - 論理回路の合成方法及びその装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 テスト容易性を向上させるためにテスト用の
スキャンフリップフロップ等の追加を行うと、回路規模
の増大や動作速度の低減を招くという問題があった。 【解決手段】 回路データを格納する回路データベース
１３、回路データを参照し設計制約条件に違反するかを
判定する設計制約判定部１４、テスト容易性を計算する
テスト容易性計算部１６、冗長候補信号を抽出する冗長
候補抽出部１５、テスト容易性が低い信号又は冗長候補
信号のテスト容易性に影響を与える記憶素子を移動候補
記憶素子として抽出する移動候補記憶素子抽出部２１、
設計制約条件に違反しないように抽出した記憶素子を移
動させ回路データを書き換える記憶素子移動手段２２を
備え、設計制約条件に違反しないようにテスト容易性が
低い信号に影響を与える記憶素子を移動させて一部をス
キャン化することにより回路の組合せ論理部分のテスト
容易性を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の合成方
法及び合成装置に関し、特に組み合わせ的論理部分と記
憶素子部分とを含む半導体集積回路のテスト容易性を向
上させ、あるいは記憶素子の数が減少するように論理回
路を合成するのに好適な方法及び装置に関する。

【０００２】

【従来の技術】集積回路をテストするときの容易性を向
上させる手法として、スキャン設計法が用いられてい
る。集積回路の論理部分は、一般的に図１０に示された
ように、組み合わせ的な論理回路１０１、１０２及び１
０３と、これらの間を接続する複数の信号線の間に設け
られたフリップフロップ等の記憶素子１１１〜１１５か
ら構成される。スキャン設計方式では、図１１に示され
たように、記憶素子１１２、１１３及び１１５をスキャ
ンフリップフロップ１１２ａ、１１３ａ及び１１５ａに
置き換えて、１本のシフトレジスタパス１１６を構成す
る。

【０００３】このように、記憶素子の全部あるいは一部
をスキャンフリップフロップ等に置き換えて、外部から
直接後段の回路への入力を制御し、あるいは前段の回路
からの出力を順次外部へ取り出して観測することが可能
になる。

【０００４】論理回路のテスト容易性が十分に高く、か
つ記憶素子のうちのほぼ全てをスキャンフリップフロッ
プに置き換えることが可能である場合は、このような手
法を用いて論理回路の故障検出用のテストパターンを容
易に生成することができる。しかし、フリップフロップ
等の記憶素子よりもスキャンフリップフロップの方が回
路面積が大きいので、全ての記憶素子をスキャンフリッ
プフロップに置き換えると回路全体の規模が大きくなり
過ぎる。このため、回路規模やチップ面積等の設計上の
制約条件を満たすことができない場合が多かった。

【０００５】そこで、従来は回路規模の増大を抑えるた
めに、一部の記憶素子のみをスキャンフリップフロップ
に置き換える部分スキャン法が用いられていた。しか
し、この手法では記憶素子のうちどの素子をスキャンフ
リップフロップに置き換えるかによって、回路全体のテ
スト容易性が大きく異なる。このため、回路のテスト容
易性を計測しながら置き換える記憶素子を選択しなけれ
ばならなかった。このような処理を自動化することは困
難であり、また自動化したとしても膨大な時間を必要と
する。

【０００６】さらには、組み合わせ論理回路自体のテス
ト容易性が低い場合には、記憶素子をスキャンフリップ
フロップに置き換えただけではテスト容易性を十分に向
上させることができない。そこで、論理回路自体のテス
ト容易性を向上させるように回路を合成して組み換える
必要がある。従来用いられていた手法の一つには、制御
性の低い信号を転送する信号線に、テスト用の制御信号
を入れることで、テスト時には制御用の所望の値に固定
し、あるいは外部から制御できるようにするものがあ
る。

【０００７】例えば、図１２に示されたように、論理回
路１４１の出力端子と論理回路１４２の入力端子とを接
続する信号線１４６が「０」に制御しにくい場合は、信
号線１４６の前段にＡＮＤ素子１４３を設け、一方の入
力端子をもとの信号線に接続し、他方の入力端子を外部
の信号線１４８に接続する。信号線１４８への入力値を
「０」に設定することで、信号線１４６を「０」に制御
することが可能となる。

【０００８】もう一つの方法としては、信号線１４７の
値を設定するために、スキャンフリップフロップ１４５
を挿入し、選択信号１４９によりマルチプレクサ１４４
の出力を切り換える。これにより、外部からスキャンフ
リップフロップ１４５に入れて記憶させた値をマルチプ
レクサ１４４を介して信号線１４７に出力することで、
信号線１４７の値を所望の値に制御することができる。

【０００９】このような手法を用いることにより、回路
内部の信号の制御性が向上する。しかし、信号毎に回路
を付加させる必要があり、また、スキャン用の端子の他
に、さらにテストモード切り換え端子等を追加する必要
があるので、回路規模の増大が生じていた。さらには、
制御性を向上させるべき信号として選択したものが、回
路動作速度に影響を与えるようなものである場合には、
回路の付加によって動作速度の低下が設計上の制約条件
に違反することがあった。このような場合には、テスト
用回路を付加した後に、再び論理回路の最適化を図る必
要があり、より設計時間を増大させることとなってい
た。

【００１０】また、回路内部に観測性が低い信号が存在
した場合、従来は次のような手法がとられていた。図１
３に示されたように、論理回路１５１と論理回路１５２
とを接続する信号線１５３の信号の観測性が低い場合、
排他的論理素子１５５、１５６及び１５７を用いて、素
子１５７の出力を他の観測性の低い信号とまとめて取り
出すことで、信号線１５３の観測性を向上させることが
できる。また、信号線１５４にスキャンフリップフロッ
プ１５９を設けることで、この信号線１５４の信号を観
測することができる。しかし、いずれの場合にも排他的
論理素子やスキャンフリップフロップを付加する必要が
あるため、テストの目的で追加した素子が原因で回路動
作にオーバヘッドが生じる。また、通常動作とテスト動
作とを切り換えるための新たな制御信号が必要となる。

【００１１】

【発明が解決しようとする課題】このように、従来はテ
スト容易性の向上と、テスト用の素子を付加することで
回路規模が増大しオーバヘッドが生じることを防止し、
設計制約条件に違反しないようにすることとを、共に達
成することが難しかった。

【００１２】本発明は上記事情に鑑みてなされたもの
で、テスト容易性や動作速度、回路規模等に関する設計
上の制約条件を満たしつつテスト容易性を向上させ、ま
た冗長性のある回路部分を削除することで回路規模を縮
小し、オーバヘッドを防止することが可能な論理回路の
合成方法及びその装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の論理回路の合成
方法は、回路で用いられる信号のそれぞれのテスト容易
性を算出するステップと、前記信号のうち、算出したテ
スト容易性が低い信号を選択するステップと、選択した
信号のテスト容易性に影響する記憶素子を抽出するステ
ップと、抽出された前記記憶素子を回路の動作が変化し
ないように移動させることにより、移動後の回路の組合
せ論理部分のテスト容易性が向上し、かつ設計制約条件
に違反しない場合に、前記記憶素子を移動させて回路を
変形するステップとを備える。これにより、前記設計制
約条件に違反しないようにしつつ、テスト容易性を向上
させることができる。

【００１４】ここで、前記記憶素子を移動させた場合、
移動させた前記記憶素子の少なくとも一部を、外部から
直接制御あるいは観測できる記憶素子に置き換えるもの
として選択するステップをさらに備えていてもよい。

【００１５】ここで、前記テスト容易性が低い信号に
は、前記テスト容易性に影響する記憶素子に入力される
信号であって観測性が低いものと、前記テスト容易性に
影響する記憶素子から出力される信号であって制御性が
低いものとが含まれていてもよい。

【００１６】また、本発明の論理回路の合成方法は、回
路に含まれる記憶素子のうち、回路の動作を変化させず
に移動可能なものを抽出するステップと、抽出した前記
記憶素子を移動することにより、回路全体の記憶素子の
数が減少し、かつテスト容易性が低減することなく設計
制約条件に違反しない場合に、前記記憶素子を移動させ
て回路を変形するステップと、を備えており、前記設計
制約条件に違反しないように記憶素子の数を減少させる
ことを特徴とする。

【００１７】あるいは、本発明の論理回路の合成方法
は、回路で用いられる信号のそれぞれのテスト容易性を
算出するステップと、前記信号のうちテスト容易性が低
い信号を、冗長候補信号として抽出するステップと、抽
出した冗長候補信号のテスト容易性に影響する記憶素子
を抽出するステップと、抽出された前記記憶素子を回路
の動作が変化しないように移動させた場合、前記冗長候
補信号が組み合わせ論理的な冗長信号となり、かつ設計
制約条件に違反しない場合に、前記記憶素子を移動させ
るステップと、前記組み合わせ論理的な冗長信号を生成
させる回路部分を削除して回路を変形するステップとを
備える。これにより、前記設計制約条件に違反しないよ
うしつつ、前記組み合わせ論理的な冗長回路部分を削除
することにより、回路のテスト容易性を向上させること
ができる。

【００１８】本発明の論理回路を合成する装置は、回路
の構成を記述した回路データを格納する回路データベー
ス部と、前記回路データベース部に格納された前記回路
データを参照し、設計制約条件に違反するか否か判定す
る設計制約判定部と、前記回路データベース部に格納さ
れた前記回路データを参照し、テスト容易性を計算する
テスト容易性計算部と、前記回路データベース部に格納
された前記回路データを参照し、冗長な信号の候補を抽
出する冗長候補抽出部と、前記テスト容易性計算部によ
り計算されたテスト容易性が低い信号に影響を与える記
憶素子、又は前記冗長候補抽出部により抽出された冗長
な信号の候補のテスト容易性に影響を与える記憶素子
を、移動候補記憶素子として抽出する移動候補記憶素子
抽出部と、前記設計制約判定部が前記設計制約条件に違
反しないと判定するように、前記移動候補記憶素子抽出
部により抽出された記憶素子を回路の動作が変化しない
ように移動させ、前記回路データベース部に格納されて
いる前記回路データを書き換える記憶素子移動手段とを
備え、前記設計制約条件に違反しないように、テスト容
易性が低い信号に影響を与える記憶素子を移動させるこ
とによってテスト容易性を向上させ、又は冗長な信号の
候補のテスト容易性に影響を与える記憶素子を移動させ
ることによって順序的に冗長な回路部分を組み合わせ論
理的に冗長な回路部分に変形することによってテスト容
易性を向上させることを特徴とする。

【００１９】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。

【００２０】先ず、本実施の形態による論理回路の合成
方法に従い、テスト容易性を向上させる手法について述
べる。図５に示された回路は、組み合わせ的な論理回路
５１、５２及び５３を有し、論理回路５１及び５２の出
力端子がそれぞれＡＮＤ素子５４の入力端子に接続さ
れ、ＡＮＤ素子５４の出力端子がフリップフロップ５５
を介して論理回路５３の入力端子に接続され、論理回路
５３の出力端子がフリップフロップ５６の入力端子に接
続された構成を備えている。

【００２１】ここで、論理回路５１の出力信号５７のテ
スト容易性が高い場合であっても、論理回路５２の出力
信号５８を「１」に制御できないと、ＡＮＤ素子５４か
らの出力信号５９は「０」に固定されてしまい、論理回
路５１の出力信号５７をフリップフロップ５５、論理回
路５３まで伝播させることが難しくなる。フリップフロ
ップ５５をスキャンフリップフロップに置き換えたとし
ても、テスト容易性はあまり向上しない。

【００２２】このような場合、従来は論理回路５１から
の出力信号５７を観測するための回路を付加したり、Ａ
ＮＤ素子５４への入力信号５８の制御性を向上させるた
めの回路を付加するなどの処理を行っていた。しかし、
このような手法では、回路規模の増大を招く上に、通常
の動作モードにさらにテストモードを付加してモードを
切り換える制御信号を生成させる必要が生じ、動作が複
雑化する。

【００２３】そこで、本実施の形態では以下のような手
法を用いる。図５におけるＡＮＤ素子５４の出力側のフ
リップフロップ５５を二入力側にそれぞれ移動させてフ
リップフロップ５５ａ、５５ｂとし、信号５８を入力す
るフリップフロップ５５ｂをスキャンフリップフロップ
５５ｂに置き換えると、図６に示されるように変形され
る。テスト容易性が低い信号５８が、ＡＮＤ素子５４に
入力される前にスキャンフリップフロップ５５ｂに入力
される。このため、この信号５８をＡＮＤ素子５４に入
力するときの値を直接外部から制御し、あるいは外部へ
取り出して観測することが可能である。この結果、論理
回路５２の出力信号５８を「１」に制御することが困難
な場合でも、ＡＮＤ素子５４からの出力信号５９を
「０」に固定することなく、論理回路５１の出力信号５
７を論理回路５３まで伝播させることが容易に可能とな
り、テスト容易性が向上する。

【００２４】図５の回路を図６のような回路に変形する
と、テスト容易化のためにスキャンフリップフロップ５
５ｂが一つ増加しており、回路規模の増大を招いている
ような印象を与える。しかし、ＡＮＤ素子５４と論理回
路５３とを組み合わせた部分について論理最適化を図る
ことにより、論理回路５３の素子が削減されて結果的に
フリップフロップ５５ｂの増加分が相殺される場合があ
る。従って、必ずしも図６の回路のように変形すると回
路規模の増大を招くとは限らない。

【００２５】ところで、ＡＮＤ素子５４と論理回路５３
とを組み合わせた部分は、図５の回路よりも図６の回路
のように変形することでゲートの段数が増加する。従っ
て、変形によって動作速度が低減するので、動作速度に
関する設計制約条件に違反しないように考慮する必要が
ある。これは、上述したような論理最適化により回路規
模の増大を防止したり、設計制約条件に違反するフリッ
プフロップ５６の入力側をより入力側（図中左方向）へ
移動するなどの対策を施すことによって可能である。し
かし、このような対策でも動作速度が制約条件よりも遅
くなる場合もあり、このような場合はフリップフロップ
５５を図６のように移動させることは行わない。

【００２６】逆に、図６に示されたような回路が存在
し、回路全体として十分なテスト容易性が得られている
場合は、フリップフロップ５５ａ及び／又は５５ｂをス
キャンフリップフロップに置き換える必要がない。この
ような場合は、図６の回路を図５の回路へ変形すること
により、テスト容易性に影響を与えることなくフリップ
フロップの数を減らし、回路規模の縮小化及び動作速度
の向上を図ることができる。

【００２７】以上のような手法を用いて設計制約条件を
違反しない範囲でテスト容易化を図る後述の第２〜第４
の実施の形態による合成方法を実行するときに用いる装
置の構成を図１に示す。

【００２８】先ず、本実施の形態による論理回路の合成
装置は、データベースとして回路データベース１３、冗
長候補信号リスト１７、テスト容易性情報１８を備え、
演算、判定等の処理を行う手段として回路データベース
構築部１２、設計制約判定部１４、冗長候補抽出部１
５、テスト容易性計算部１６、回路記述作成部１９、移
動候補フリップフロップ抽出部２１、フリップフロップ
移動手段２２を備えている。

【００２９】回路データベース構築部１２は、回路を構
成する素子及び素子間の接続等を記述した回路データ１
１を与えられて回路データベース１３を構築する。設計
制約判定部１４は、回路データベース１３を参照して動
作速度や回路規模、テスト容易性等の設計制約条件に違
反するか否かを判定する。冗長候補抽出部１５は、回路
データベースを参照して冗長な信号となり得る冗長候補
信号の抽出を行い、冗長候補信号リスト１７を作成す
る。テスト容易性計算部１６は、回路データベース１３
を与えられてテスト容易性を計算し、テスト容易性情報
１８に計算結果を出力する。移動候補レジスタ抽出部２
１は、回路データベース１３から回路接続情報を与えら
れ、冗長候補信号リスト１７から与えられた冗長候補信
号と、テスト容易性情報１８から与えられたテスト容易
性とに関する情報を考慮して、移動候補となるフリップ
フロップを抽出し、フリップフロップ移動手段２２に抽
出したフリップフロップ及び移動箇所に関する情報を与
える。フリップフロップ移動手段２２は、与えられた情
報に基づいて回路データベース１３を書き換える。但
し、設計制約判定部１４により設計制約条件に違反する
場合には、このような書き換えは行わない。回路記述作
成部１９は回路データベース１３を参照し、テスト容易
化、あるいは冗長な回路部分の削除を図るように変形し
た後の回路記述２０を作成する。

【００３０】次に、上記合成装置を用いてテスト容易化
あるいは回路規模の縮小を図る第２〜第４の実施の形態
によるそれぞれ合成処理の手順をフローチャートを用い
て述べる。第２の実施の形態による合成方法の手順を図
２に示す。本実施の形態は、テスト容易性の低い信号を
選択し、この信号のテスト容易性に影響を与えるフリッ
プフロップを抽出し、回路動作に影響を与えないように
このフリップフロップを移動させて、テスト容易性が向
上し、かつ設計制約条件に違反しない場合に、フリップ
フロップを移動させるように回路を変形する。

【００３１】ステップＳ２として、テスト容易性計算部
１６がテスト容易性を計算し、ステップＳ４として設計
制約判定部１４がテスト容易性に関する設計制約条件を
満たしているか否かを判定する。

【００３２】設計制約条件を既に満たしている場合には
回路を変形する必要がないので最適化処理を終了する。
満たしていない場合は、ステップＳ６へ移行してテスト
容易性の低い信号を選択する。ステップＳ８において、
選択した信号があるか否かを判断し、存在しない場合は
処理を終了する。

【００３３】テスト容易性の低い信号が存在する場合
は、ステップＳ１０においていずれかの信号を選択す
る。ステップＳ１２として、移動候補フリップフロップ
抽出部２１が選択した信号のテスト容易性に影響を与え
るフリップフロップを移動候補フリップフロップとして
抽出する。ここで、テスト容易性の影響を与えるフリッ
プフロップとは、制御性が低い信号が存在した場合には
その入力側のフリップフロップであり、観測性が低い信
号が存在した場合はその出力側のフリップフロップをい
う。

【００３４】ステップＳ１４において、当該信号のテス
ト容易性に影響を与える移動候補のフリップフロップが
他に存在するか否かを判断し、存在しない場合はステッ
プＳ８戻って他にテスト容易性の低い信号がないかどう
かを判定し、以下上記ステップＳ８〜Ｓ１４の処理を再
び行う。ステップＳ１４において当該信号のテスト容易
性に影響を与える移動候補のフリップフロップが他に存
在する場合は、ステップＳ１６としてそのうちのいずれ
かのフリップフロップを選択する。

【００３５】ステップＳ１８として、フリップフロップ
を移動させて移動後のフリップフロップの一部をスキャ
ンフリップフロップに置き換えることにより組合せ論理
部分のテスト容易性が向上するか否かをテスト容易性計
算部１６が計算する。容易性が向上しない場合は、ステ
ップＳ１４へ戻り、他の移動候補となるフリップフロッ
プがあるか否かを判定し、ステップＳ１６〜Ｓ１８の処
理を繰り返す。容易性が向上する場合は、ステップＳ２
０として、フリップフロップを移動しても動作速度や回
路規模等の各種設計制約条件に違反しないか否かを設計
制約判定部１４が判定する。

【００３６】設計制約条件に違反する場合はステップＳ
１４へ戻って他の移動候補のフリップフロップが存在す
るか否かを判断してステップＳ１６〜Ｓ２０の処理を繰
り返す。違反しない場合は、次のステップＳ２２とし
て、移動候補フリップフロップ抽出部２１が選択したフ
リップフロップを、フリップフロップ移動手段２２が移
動して回路データベース１３を書き換え、ステップＳ２
へ戻る。

【００３７】このようにして、本実施の形態によれば設
計制約条件を満たす範囲内でテスト容易性が向上するよ
うにフリップフロップを移動させて回路を変形し、変形
した後の回路記述２０を出力することができる。

【００３８】図３のフローチャートに、第３の実施の形
態に従い、テスト容易性に関する設計制約条件に違反し
ない範囲で、移動可能なフリップフロップを抽出し、こ
の移動により回路全体のフリップフロップの数を削除し
て回路規模を縮小する手順を示す。この処理は、上記第
２の実施の形態による処理を行って、テスト容易性を向
上させた後に、不必要なフリップフロップを削除し、回
路規模や素子面積の縮小、動作速度の向上を図る場合に
特に有効である。

【００３９】先ず、Ｓ３２として、移動可能なフリップ
フロップを抽出する。このような移動可能なフリップフ
ロップは、組み合わせ論理的な回路の構成に基づいて既
存の技術により検出することが可能であり、テスト容易
性や冗長性との間に直接的な関係はない。

【００４０】ステップＳ３４として、このような移動可
能なフリップフロップが抽出されたかどうか判断し、さ
れなかった場合は処理を終了する。移動可能なフリップ
フロップが存在する場合は、ステップＳ３６としていず
れかのフリップフロップを選択し、ステップＳ３８とし
て選択したフリップフロップが移動することで、回路全
体のフリップフロップの数が減少するかどうかを判定す
る。この判定動作は、フリップフロップが移動した後の
回路データベース１３を用いて回路記述作成部１９が判
定してもよい。

【００４１】フリップフロップの数が減少しない場合は
ステップＳ３４へ戻り、ステップＳ３４〜Ｓ３８の上記
処理を繰り返す。ステップＳ３８において、フリップフ
ロップの移動によりフリップフロップの数が減少する場
合は、ステップＳ４０においてフリップフロップの移動
によりテスト容易性が低下するかどうかを判断する。次
に、ステップＳ４２として設計制約判定部１４が回路デ
ータベース１３を参照してフリップフロップ移動後の回
路が設計制約条件に違反しないかどうかを判定する。違
反する場合は上記ステップＳ３４〜Ｓ４２の処理を繰り
返し、違反しない場合には、ステップＳ４４としてフリ
ップフロップ移動手段２２がフリップフロップを移動さ
せる。

【００４２】本発明の第４の実施の形態による論理回路
の合成方法について、図４のフローチャートを用いて述
べる。本実施の形態では、冗長性のある回路部分を回路
から取り除くことで、テスト容易性を向上させるように
回路を変形する点に特徴がある。ここで、冗長性のある
部分とは、その部分を回路から取り除いても回路の外部
から見た論理動作には影響を及ぼさないような部分をい
う。このような冗長性のある部分が回路に存在すると、
テストパターンを生成するときの処理効率が低下し、あ
るいは高品質なテストパターンを得ることができない場
合がある。

【００４３】冗長性には組み合わせ的な冗長性と順序的
な冗長性とが存在する。図７に示されたＮＡＮＤ素子１
２１及びＡＮＤ素子１２２を含む部分は、組み合わせ的
な冗長性のある部分である。入力信号１２３に「１」と
「０」のいずれの値を入れても、出力信号１２４の値は
常に「０」に固定される。従って、この部分を回路全体
から取り除いても動作に影響を及ぼすことはない。この
ような組み合わせ的な冗長性のある部分は、一般の自動
テストパターン生成処理によって自動的に検出し削除す
ることが可能である。

【００４４】一方、順序的な冗長性のある部分は、自動
テストパターン生成処理等により自動的に検出し削除す
ることはできない。例えば、図８に示されたＮＡＮＤ素
子１３３、フリップフロップ１３１及び１３２、ＡＮＤ
素子１３４を含む部分は、図１３の回路部分と相違し、
ＡＮＤ素子１３４の入力側にそれぞれフリップフロップ
１３１及び１３２を有している。このため、フリップフ
ロップ１３１及び１３２の入出力の組み合わせ論理とし
ては、冗長ではない。しかし、入力信号１３５の値が
「１」と「０」のいずれであっても、フリップフロップ
１３１及び１３２には相互に逆の値が保持されて、次の
クロックサイクルにおいてＡＮＤ素子１３４から常に
「０」の信号が出力される。このような部分は、順序的
な冗長性がある部分に相当する。

【００４５】このような順序的な冗長性のある部分は、
図９に示されたような構成に変形することができる。即
ち、図８におけるフリップフロップ１３１及び１３２を
図９のようにＡＮＤ素子１３３の入力側に移動させる。
この図９に示された回路部分は、入力信号１３５の如何
にかかわらずＡＮＤ素子１３４の出力信号１３６は常時
「０」に固定される。このような冗長性のある信号１３
６を冗長候補抽出部１５が検出して冗長候補信号リスト
１７に加え、移動候補レジスタ抽出部２１が冗長性のあ
る当該信号１３６のテスト容易性に影響するフリップフ
ロップ１３１及び１３２を抽出し、フリップフロップ移
動手段２２が図９のフリップフロップ１３７のように移
動させる。これにより、順序的に冗長な回路部分が組み
合わせ的に冗長な回路部分となり、削除することが可能
になる。

【００４６】先ず、図４におけるステップＳ５２とし
て、テスト容易性計算部１６がテスト容易性を計算す
る。この計算結果に基づき、ステップＳ５４としてテス
ト容易性が低く冗長信号となり得る信号の候補を、冗長
候補抽出部１５が抽出して冗長候補信号リスト１７に加
える。ステップＳ５６として冗長信号の候補が存在する
か否かを判断し、存在しない場合は処理を終了する。冗
長信号の候補が存在する場合は、この信号のいずれかを
ステップＳ５８において選択する。

【００４７】ステップＳ６０として、移動候補フリップ
フロップ抽出部２１が当該信号に影響を与えるフリップ
フロップの抽出を行う。具体的には、冗長候補信号のテ
スト容易性に影響を与えるフリップフロップ、即ち当該
信号の制御性が低い場合はこの信号の入力側に位置する
フリップフロップ、当該信号の観測性が低い場合はこの
信号の出力側に位置するフリップフロップを抽出する。

【００４８】ステップＳ６２として、このようにして抽
出されたフリップフロップが存在するかどうかを判定
し、存在する場合はステップＳ６４としていずれかのフ
リップフロップを選択する。

【００４９】ステップＳ６６として、フリップフロップ
を移動させると当該信号を生成する回路部分が組み合わ
せ的に冗長になるかどうか、即ち入力にかかわらず出力
が所定値に固定されるかどうかを自動テストパターン生
成等を行って判定する。冗長になる場合は、ステップＳ
６８としてフリップフロップを移動し、冗長信号を削
除、即ち当該信号を生成する組み合わせ的に冗長な回路
部分を削除してステップＳ５６へ戻る。冗長にならない
場合は、上記ステップＳ６２〜Ｓ６６の処理を繰り返
す。

【００５０】ステップＳ７０において冗長な回路部分の
削除を行った後は、ステップＳ５２へ戻り、書き換えら
れた回路データベース１３を参照してテスト容易性計算
部１６がテスト容易性を再度計算する。そして、上記ス
テップＳ５４以降の処理を、冗長の候補となる信号が存
在しなくなるまで繰り変えすことで、テスト容易性を向
上させていくことができる。

【００５１】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、図１に示
された第１の実施の形態による論理回路の合成装置は、
回路データベース１３のデータを用いて回路記述２０を
作成する回路記述作成部１９を備えているが、必ずしも
このような手段を備えている必要はない。

【００５２】また、記憶素子として上記実施の形態では
フリップフロップを用いているが、フリップフロップに
限らずデータを保持し得る素子であれば、他のものを用
いてもよい。

【００５３】さらに、フリップフロップを移動させた
後、移動させたフリップフロップの一部あるいは全てを
スキャンフリップフロップ等の入力制御及び出力観測が
可能な記憶素子に変えてもよい。

【００５４】

【発明の効果】以上説明したように、本発明の論理回路
の合成方法及びその装置は、テスト容易性や回路規模や
動作速度等の各種設計制約条件に違反しないようにしつ
つ、テスト容易性の低い信号に影響するフリップフロッ
プを抽出して移動させ、あるいは論理動作に影響を与え
ないフリップフロップの数を削減して回路全体の素子の
数を減らし、あるいはまた順序的に冗長な信号を抽出
し、この信号のテスト容易性に影響を与えるフリップフ
ロップを移動させて組み合わせ的に冗長な回路部分に変
えて削除することにより、テスト容易性の向上あるいは
回路規模の縮小に寄与することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による論理回路の合
成装置の構成を示すブロック図。

【図２】本発明の第２の実施の形態による論理回路の合
成方法の処理の手順を示すフローチャート。

【図３】本発明の第３の実施の形態による論理回路の合
成方法の処理の手順を示すフローチャート。

【図４】本発明の第４の実施の形態による論理回路の合
成方法の処理の手順を示すフローチャート。

【図５】同第１の実施の形態による論理回路の合成方法
を用いて回路を変形する前の回路構成を示したブロック
図。

【図６】同第１の実施の形態による論理回路の合成方法
を用いて回路を変形した後の回路構成を示したブロック
図。

【図７】組み合わせ的に冗長な回路部分の構成を示した
ブロック図。

【図８】順序的に冗長な回路部分の構成を示したブロッ
ク図。

【図９】図８に示された回路部分におけるフリップフロ
ップを移動させて組み合わせ的に冗長な回路部分に変形
した場合の構成を示したブロック図。

【図１０】組み合わせ的論理回路とフリップフロップと
を含む回路構成を示したブロック図。

【図１１】図１０に示された回路におけるフリップフロ
ップの一部をスキャンフリップフロップに変えた場合の
構成を示したブロック図。

【図１２】従来のテスト容易化を図る手法としてスキャ
ンフリップフロップ等の素子を付加した場合の回路構成
を示したブロック図。

【図１３】従来のテスト容易化を図る手法としてスキャ
ンフリップフロップ及び論理素子を付加した場合の回路
構成を示したブロック図。

【符号の説明】

１１ 回路データ １２ 回路データベース構築部 １３ 回路データベース １４ 設計制約判定部 １５ 冗長候補抽出部 １６ テスト容易性計算部 １７ 冗長候補信号リスト １８ テスト容易性情報 １９ 回路記述作成部 ２０ 回路記述 ２１ 移動候補フリップフロップ抽出部 ２２ フリップフロップ移動手段 ５１、５２、５３ （組み合わせ的な）論理回路 ５４、１２２、１３４ ＡＮＤ素子 ５５、５６、１３１、１３２、１３７ フリップフロッ
プ ５７、５８、５９、６０、１３５、１３６ 信号 ５５ａ、５５ｂ スキャンフリップフロップ １２１、１３３ ＮＡＮＤ素子

Claims (6)

【特許請求の範囲】
1. 【請求項１】回路で用いられる信号のそれぞれのテスト
   容易性を算出するステップと、 前記信号のうち、算出したテスト容易性が低い信号を選
   択するステップと、 選択した信号のテスト容易性に影響する記憶素子を抽出
   するステップと、 抽出された前記記憶素子を回路の動作が変化しないよう
   に移動させることにより、移動後の回路の組合せ論理部
   分のテスト容易性が向上し、かつ設計制約条件に違反し
   ない場合に、前記記憶素子を移動させて回路を変形する
   ステップと、 を備え、前記設計制約条件に違反しないようにテスト容
   易性を向上させることを特徴とする論理回路の合成方
   法。
2. 【請求項２】前記記憶素子を移動させた場合、移動させ
   た前記記憶素子の少なくとも一部を、外部から直接制御
   あるいは観測できる記憶素子に置き換えるものとして選
   択するステップをさらに備えることを特徴とする請求項
   １記載の論理回路の合成方法。
3. 【請求項３】前記テスト容易性が低い信号には、前記テ
   スト容易性に影響する記憶素子に入力される信号であっ
   て観測性が低いものと、前記テスト容易性に影響する記
   憶素子から出力される信号であって制御性が低いものと
   が含まれることを特徴とする請求項１又は２記載の論理
   回路の合成方法。
4. 【請求項４】論理回路の合成方法において、 回路に含まれる記憶素子のうち、回路の動作を変化させ
   ずに移動可能なものを抽出するステップと、 抽出した前記記憶素子を移動することにより、回路全体
   の記憶素子の数が減少し、かつテスト容易性が低減する
   ことなく設計制約条件に違反しない場合に、前記記憶素
   子を移動させて回路を変形するステップと、 を備え、前記設計制約条件に違反しないように記憶素子
   の数を減少させることを特徴とする論理回路の合成方
   法。
5. 【請求項５】回路で用いられる信号のそれぞれのテスト
   容易性を算出するステップと、 前記信号のうちテスト容易性が低い信号を、冗長候補信
   号として抽出するステップと、 抽出した冗長候補信号のテスト容易性に影響する記憶素
   子を抽出するステップと、 抽出された前記記憶素子を回路の動作が変化しないよう
   に移動させた場合、前記冗長候補信号が組み合わせ論理
   的な冗長信号となり、かつ設計制約条件に違反しない場
   合に、前記記憶素子を移動させるステップと、 前記組み合わせ論理的な冗長信号を生成させる回路部分
   を削除して回路を変形するステップと、 を備え、前記設計制約条件に違反しないように、前記組
   み合わせ論理的な冗長回路部分を削除することによって
   回路のテスト容易性を向上させることを特徴とする論理
   回路の合成方法。
6. 【請求項６】回路の構成を記述した回路データを格納す
   る回路データベース部と、 前記回路データベース部に格納された前記回路データを
   参照し、設計制約条件に違反するか否か判定する設計制
   約判定部と、 前記回路データベース部に格納された前記回路データを
   参照し、テスト容易性を計算するテスト容易性計算部
   と、 前記回路データベース部に格納された前記回路データを
   参照し、冗長な信号の候補を抽出する冗長候補抽出部
   と、 前記テスト容易性計算部により計算されたテスト容易性
   が低い信号に影響を与える記憶素子、又は前記冗長候補
   抽出部により抽出された冗長な信号の候補のテスト容易
   性に影響を与える記憶素子を、移動候補記憶素子として
   抽出する移動候補記憶素子抽出部と、 前記設計制約判定部が前記設計制約条件に違反しないと
   判定するように、前記移動候補記憶素子抽出部により抽
   出された記憶素子を回路の動作が変化しないように移動
   させ、前記回路データベース部に格納されている前記回
   路データを書き換える記憶素子移動手段と、 を備え、前記設計制約条件に違反しないように、テスト
   容易性が低い信号に影響を与える記憶素子を移動させる
   ことによってテスト容易性を向上させ、又は冗長な信号
   の候補のテスト容易性に影響を与える記憶素子を移動さ
   せることによって順序的に冗長な回路部分を組み合わせ
   論理的に冗長な回路部分に変形することによってテスト
   容易性を向上させることを特徴とする論理回路の合成装
   置。