JP2957508B2 - Ｒｔｌにおける検査容易化設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路（ＬＳ
Ｉ）の検査容易化設計方法に関するものである。

【０００２】

【従来の技術】従来の検査容易化設計の手法の代表的な
ものとして、スキャン設計方法がある。スキャン設計方
法とは、論理設計された集積回路内のフリップフロップ
（ＦＦ）を、外部から直接制御（スキャンイン）及び観
測（スキャンアウト）可能なスキャンＦＦに置き換え、
順序回路の問題を組合せ回路の問題に簡略化することに
よって、検査系列の生成が容易になるようにするもので
ある（1990年，コンピュータサイエンスプレス（Comput
er Science Press）社発行，「Digital SystemsTesting
and Testable DESIGN 」，９章デザインフォーテスタ
ビリティ（DesignFor Testability）参照）。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
検査容易化設計方法では以下のような問題があった。 （１）ＦＦをスキャンＦＦに置き換えるので、ＬＳＩの
面積が増大する。 （２）スキャンチェインに対してスキャンイン／アウト
動作を行うための検査入力パターンが必要になるので、
検査入力パターンの数が増大し、ＬＳＩの検査時間が長
くなる。 （３）論理設計後にＦＦをスキャンＦＦに置き換えるた
め、ＬＳＩの動作タイミングを再び検証する必要があ
り、場合によっては論理設計を再度行わなければなら
ず、いわゆる設計の手戻りが生じる。このため、ＬＳＩ
の設計期間が長くなる。

【０００４】前記の問題に鑑み、本発明は、ゲートレベ
ル（論理設計のレベル）よりも抽象度が高いレジスタト
ランスファレベル（ＲＴＬ，Registor Transfer Level
、機能設計のレベル）において、集積回路が検査容易
になるよう設計変更し、しかも従来よりもテスト回路面
積及びテストパターン数が少なくてすむ検査容易化設計
方法を提供することを課題とする。

【０００５】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、ＲＴＬに お
ける検査容易化設計方法として、ＲＴＬで設計された回
路接続情報であるＲＴＬ回路を、製造後の検査が容易に
なるよう、予め定義した検査容易である条件を満たすブ
ロックに分割する分割工程を備え、検査容易である条件
は、ブロック内の回路がフィードバックループを含まな
い無閉路構造であることとするものである。

【０００６】また、請求項２の発明が講じた解決手段
は、ＲＴＬにおける検査容易化設計方法として、ＲＴＬ
で設計された回路接続情報であるＲＴＬ回路を、製造後
の検査が容易になるよう、予め定義した検査容易である
条件を満たすブロックに分割する分割工程を備え、検査
容易である条件は、ブロック内の回路がフィードバック
ループを含まない無閉路構造であり、かつこの回路の順
序深度が所定数以下であることとするものである。

【０００７】また、請求項３の発明が講じた解決手段
は、ＲＴＬにおける検査容易化設計方法として、ＲＴＬ
で設計された回路接続情報であるＲＴＬ回路を、製造後
の検査が容易になるよう、予め定義した検査容易である
条件を満たすブロックに分割する分割工程を備え、検査
容易である条件は、ブロック内の回路が、任意のレジス
タと外部出力又は擬似外部出力との間において各経路の
順序深度がｎ（ｎは正の整数）通り以下であるｎ重整列
構造であることとするものである。

【０００８】また、請求項４の発明が講じた解決手段
は、ＲＴＬで設計された回路接続情報であるＲＴＬ回路
を、製造後の検査が容易になるよう、予め定義した検査
容易である条件を満たすブロックに分割する分割工程を
備え、検査容易である条件は、ブロック内の回路が、任
意の外部出力又は擬似外部出力に対して時間軸展開した
とき各レジスタが１つのタイムフレームにのみ存在する
整列構造であることとするものである。

【０００９】また、請求項５の発明が講じた解決手段
は、ＲＴＬで設計された回路接続情報であるＲＴＬ回路
を、製造後の検査が容易になるよう、予め定義した検査
容易で ある条件を満たすブロックに分割する分割工程を
備え、検査容易である条件は、ブロック内の回路が、任
意の外部出力又は擬似外部出力に対して時間軸展開した
とき各レジスタが１つのタイムフレームにのみ存在する
整列構造であり、かつこの回路の順序深度が所定数以下
であることとするものである。

【００１０】そして、請求項６の発明では、前記請求項
１〜５のいずれか１項のＲＴＬにおける検査容易化設計
方法における分割工程は、与えられたＲＴＬ回路が有す
る機能部品の中からいずれのブロックにも属していない
機能部品を１つ選択し、選択した機能部品を含む一のブ
ロックを生成する第１の処理と、前記第１の処理によっ
て生成された一のブロックに隣接し、かつこの一のブロ
ック以外のいずれのブロックにも属していない機能部品
を１つ選択し、選択した機能部品を前記一のブロックに
挿入する第２の処理と、予め定義された検査容易である
条件に基づいて前記一のブロックは検査容易であるか否
かを判断し、前記一のブロックは検査容易でないと判断
したとき、前記第２の処理において挿入した機能部品を
前記一のブロックから分離する第３の処理とを備えてい
るものとする。

【００１１】そして、請求項７の発明では、前記請求項
６のＲＴＬにおける検査容易化設計方法における分割工
程は、前記一のブロックの入力数が前記ＲＴＬ回路の入
力数以下に且つ前記一のブロックの出力数が前記ＲＴＬ
回路の出力数以下になるよう、前記一のブロックから、
前記第２の処理において前記一のブロックに挿入した機
能部品を、挿入したのとは逆の順序で分離する第４の処
理を備えているものとする。

【００１２】また、請求項８の発明では、前記請求項６
のＲＴＬにおける検査容易化設計方法における第２の処
理は、前記一のブロックに隣接し、かつこの一のブロッ
ク以外のいずれのブロックにも属していない機能部品が
複数ある場合、この複数の機能部品の中から、前記一の
ブロックに挿入したとき一のブロックの入力数と出力数
との和が最小になる機能部品を選択する処理を備えてい
るものとする。

【００１３】さらに、請求項９の発明では、前記請求項
６のＲＴＬにおける検査容易化設計方法における分割工
程は、前記第１〜第３の処理の前処理として、前記ＲＴ
Ｌ回路内のセルフループを構成するレジスタ及びファイ
ナイトステートマシーンをスキャンレジスタと認識する
処理を備えているものとする。

【００１４】そして、請求項１０の発明では、前記請求
項６のＲＴＬにおける検査容易化設計方法における第２
の処理は、前記一のブロックに隣接し、前記一のブロッ
ク以外のいずれのブロックにも属しておらず、かつ前記
一のブロックに挿入されて検査容易か否かを判断されて
いない機能部品が前記ＲＴＬ回路内にないとき、前記一
のブロックに隣接しておらずかつ前記一のブロック以外
のいずれのブロックにも属していない機能部品を１つ選
択し、選択した機能部品を前記一のブロックに挿入する
処理を備えているものとする。

【００１５】また、請求項１１の発明では、前記請求項
１〜５のいずれか１項のＲＴＬにおける検査容易化設計
方法における分割工程は、一のブロックにおいて、各出
力に対して到達可能な入力を抽出することによって入力
と出力との到達可能関係を求め、求めた関係を基にし
て、前記ＲＴＬ回路の共通の外部入力ピンから値を設定
可能な前記一のブロックの入力を求める処理を備えてい
るものとする。

【００１６】さらに、請求項１２の発明では、前記請求
項１〜５のいずれか１項のＲＴＬにおける検査容易化設
計方法における分割工程は、前記ＲＴＬ回路内に、入力
数が前記ＲＴＬ回路の入力数よりも多い又は出力数が前
記ＲＴＬ回路の出力数よりも多い機能部品が存在すると
き、この機能部品を入力数が前記ＲＴＬ回路の入力数よ
りも少くかつ出力数が前記ＲＴＬ回路の出力数よりも少
い機能部品からなる等価回路に変換する処理を備えてい
るものとする。

【００１７】そして、請求項１３の発明では、前記請求
項１〜５のいずれか１項のＲＴＬにおける検査容易化設
計方法における分割工程は、前記ＲＴＬ回路内のファイ
ナイトステートマシーンを共通のブロックにまとめる処
理を備えているものとする。

【００１８】また、請求項１４の発明では、前記請求項
１〜５のいずれか１項のＲＴＬにおける検査容易化設計
方法は、前記分割工程において検査容易である条件を満
たすブロックに分割されたＲＴＬ回路に対して、各ブロ
ックが独立して検査可能になるよう設計変更するアイソ
レーション工程を備えており、前記アイソレーション工
程は、検査容易である条件を満たすブロックに分割され
たＲＴＬ回路に対して、各ブロックの入力を外部から直
接制御可能にする入力制御用マルチプレクサと各ブロッ
クの出力を外部から直接観測可能にする出力観測用マル
チプレクサとを生成する第１の処理と、前記第１の処理
によって入力制御用マルチプレクサ及び出力観測用マル
チプレクサが生成されたＲＴＬ回路に対して、各ブロッ
クを順に検査できるよう前記出力観測用マルチプレクサ
を制御する，ファイナイトステートマシーン及び前記フ
ァイナイトステートマシーンが有するレジスタの内容を
デコードするデコーダからなるアイソレーションコント
ローラを生成する第２の処理とを備えているものとす
る。

【００１９】そして、請求項１５の発明では、前記請求
項１４のＲＴＬにおける検査容易化設計方法において、
前記第２の処理により生成するアイソレーションコント
ローラは、各ブロックを順に検査できるよう前記出力観
測用マルチプレクサに加えて前記入力制御用マルチプレ
クサを制御するものとする。

【００２０】さらに、請求項１６の発明では、前記請求
項１４のＲＴＬにおける検査容易化設計方法において、
前記分割工程は、与えられたＲＴＬ回路をブロックに分
割する際に、前記ＲＴＬ回路内のセルフループを構成す
るレジスタをスキャンレジスタと認識する処理を備えて
おり、前記アイソレーション工程は、前記処理において
スキャンレジスタと認識したレジスタをスキャンレジス
タに置換し、各ブロック毎に前記スキャンレジスタを接
続してスキャンチェインを生成する第３の処理と、前記
第３の処理において生成した各スキャンチェインのスキ
ャンアウトデータを入力とし、前記各スキャンチェイン
のスキャンアウトデータのうちの１つを選択出力するマ
ルチプレクサを生成する第４の処理とを備えているもの
とする。

【００２１】また、請求項１７の発明では、前記請求項
１〜５のいずれか１項のＲＴＬにおける検査容易化設計
方法は、前記分割工程において検査容易である条件を満
たすブロックに分割されたＲＴＬ回路に対して、各ブロ
ックが独立して検査可能になるよう設計変更するアイソ
レーション工程を備えており、前記アイソレーション工
程は、検査容易である条件を満たすブロックに分割され
たＲＴＬ回路に対して、各ブロックに、前記ＲＴＬ回路
の外部から入力信号を設定でき且つ出力信号を観測でき
るようスキャンチェインを構成する処理を備えているも
のとする。

【００２２】

【発明の実施の形態】図１はＬＳＩ設計の基本的な処理
の流れを示すフローチャートであり、本発明に係る検査
容易化設計方法のＬＳＩ設計における位置付けを表す図
である。図１に示すように、本発明に係る検査容易化設
計方法は、レジスタトランスファーレベル（ＲＴＬ）に
おける検査容易化設計において実行されるものであり、
ＲＴＬ回路を検査容易な回路構造を持つブロックに分割
する分割工程Ｓ２と、分割された各ブロックが単体で検
査可能になるよう設計変更するアイソレーション工程Ｓ
３とからなる。

【００２３】以下、本発明の実施の形態について図面を
参照して説明する。 （第１の実施形態） 図２は、本発明の第１の実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程Ｓ２の処理の流れを示す
フローチャートである。

【００２４】まず、ステップＳ１１において、入出力数
オーバー回数の最大値Ｎを指定する。ここで指定するＮ
とは、ＲＴＬ回路をブロックに分割する際に、ブロック
の入力数又は出力数がＲＴＬ回路の入力数又は出力数を
越えてから後述するブロックへの機能部品の挿入をさら
に続行する回数の最大値である。

【００２５】次にステップＳ１２において、いずれのブ
ロックにも属していない機能部品がまだＲＴＬ回路中に
存在するか否かを判断する。存在するときはステップＳ
１３に進み、存在しないときは分割工程Ｓ２を終了す
る。

【００２６】ステップＳ１３において、いずれのブロッ
クにも属していない機能部品の中から機能部品を１つ選
択し、選択した機能部品を含む一のブロックを新規に生
成する。ステップＳ１３によって請求項６の発明におけ
る第１の処理が構成されている。

【００２７】次にステップＳ１４において、ステップＳ
１３で新規に生成した一のブロックに隣接し、この一の
ブロック以外のいずれのブロックにも属しておらず、か
つ前記一のブロックに挿入したときにこの一のブロック
が検査容易であるか否かを判断（後述するステップＳ１
６において実行される）されてはいない機能部品が、Ｒ
ＴＬ回路中に存在するか否かを判断する。存在するとき
はステップＳ１５に進み、存在しないときはステップＳ
１２にもどる。

【００２８】ステップＳ１５において、前記一のブロッ
クに隣接し、この一のブロック以外のいずれのブロック
にも属しておらず、かつ前記一のブロックに挿入したと
きに検査容易か否かを判定されてはいない機能部品を１
つ選択し、前記一のブロックに挿入する。ステップＳ１
４及びＳ１５によって請求項６の発明における第２の処
理が構成されている。

【００２９】次にステップＳ１６において、前記一のブ
ロックが検査容易であるか否かを判断する。この判断
は、予め定義された検査容易である条件に基づいて行わ
れる。検査容易でないときはステップＳ１７に進み、検
査容易であるときはステップＳ１８に進む。

【００３０】ステップＳ１７において、ステップＳ１５
で挿入した機能部品を前記一のブロックから分離する。
処理が終わるとステップＳ１４にもどる。ステップＳ１
６及びＳ１７によって請求項６の発明におけるの第３の
処理が構成されている。

【００３１】ステップＳ１８において、前記一のブロッ
クの入力数又は出力数がＲＴＬ回路の入力数又は出力数
を越えているか否かを判断する。越えていないときはス
テップＳ１９に進み、越えているときはステップＳ２０
に進む。

【００３２】ステップＳ１９において、オーバー回数す
なわち前記一のブロックの入力数又は出力数が連続して
ＲＴＬ回路の入力数又は出力数を越えた回数を０にリセ
ットする。処理が終わるとステップＳ１４にもどる。

【００３３】次にステップＳ２０において、オーバー回
数をカウントアップする。次にステップＳ２１におい
て、オーバー回数がステップＳ１１で指定した最大値Ｎ
以上であるか否かを判断する。Ｎ以上であるときはステ
ップＳ１４にもどり、Ｎ以上でないときはステップＳ２
２に進み、前記一のブロックの入力数がＲＴＬ回路の入
力数以下になり且つ前記一のブロックの出力数がＲＴＬ
回路の出力数以下になるように、ステップＳ１５で挿入
した機能部品を挿入したのとは逆の順序で前記一のブロ
ックから分離する。ステップＳ２２によって請求項７の
発明における第４の処理が構成されている。

【００３４】図３は図２に示す分割工程Ｓ２におけるス
テップＳ１５の詳細な処理の流れを示すフローチャート
である。

【００３５】まずステップＳ１５ａにおいて、未処理の
機能部品すなわち、前記一のブロックに隣接しており、
この一のブロック以外のブロックに属しておらず、かつ
前記一のブロックに挿入したときこの一のブロックが検
査容易であるか否かをまだ判断していない機能部品が、
存在するか否かを判定する。存在するときはステップＳ
１５ｂに進み、存在しないときは処理を終了する。

【００３６】ステップＳ１５ｂにおいて、未処理の機能
部品を１つ選択する。そしてステップＳ１５ｃにおい
て、ステップＳ１５ｂで選択した機能部品を挿入した場
合の前記一のブロックの入力数及び出力数を計算する。

【００３７】次にステップＳ１５ｄにおいて、ステップ
Ｓ１５Ｃで計算した前記一のブロックの入力数と出力数
との和がこれまでの最小であるか否かを判断する。最小
であるときは、ステップＳ１５ｅにおいて、ステップＳ
１５ｂで選択した機能部品及びブロックの入力数と出力
数との和を記憶し、ステップＳ１５ａに戻る。最小でな
いときは、そのままステップＳ１５ａに戻る。このよう
な処理によって、挿入したときに前記一のブロックの入
力数と出力数との和が最小になる機能部品を選択するこ
とができる。図３に示す処理は、請求項８の発明に対応
するものである。

【００３８】本実施形態に係る分割工程Ｓ２について、
図４及び図５を用いてさらに詳細に説明する。

【００３９】図４（ａ）はＲＴＬ設計工程Ｓ１において
設計された，本発明に係るＲＴＬにおける検査容易化設
計の対象となるＲＴＬ回路の構成を表す図である。図４
（ａ）は有向グラフ表現であり、以下、このような有向
グラフ表現において、ノードはＲＴＬ回路を構成する機
能部品を表し、エッジは各機能部品を接続する信号線を
表すものとする。

【００４０】図４（ａ）において、１０１〜１０３は外
部入力ピンに相当する機能部品、１０４，１０５は外部
出力ピンに相当する機能部品、１０６〜１１２は組合せ
回路に相当する機能部品、１１３〜１１７はレジスタに
相当する機能部品である。

【００４１】図４（ｂ）は図４（ａ）に示すＲＴＬ回路
に対して図２に示す本実施形態に係る分割工程Ｓ２を実
行した結果を表す図である。図４（ｂ）において、１０
Ａ，１０Ｂ，１０Ｃは分割工程Ｓ２によって生成された
ブロックである。なおここでは、フィードバックループ
を含まない無閉路構造であることを検査容易である条件
とする。検査容易である条件については後ほど詳細に説
明する。また、設計するＬＳＩ（ＲＴＬ回路）の入力数
は２４、出力数は１６である。

【００４２】まずステップＳ１１において、入出力数オ
ーバー回数の最大値Ｎを３と指定する。次にステップＳ
１２，Ｓ１３において、外部入力ピンに当たる機能部品
１０１を初期の機能部品として選択し、新たに生成した
ブロックに挿入する。

【００４３】次にステップＳ１４，Ｓ１５において、生
成した新規ブロックに隣接する機能部品１０６を選択
し、前記新規ブロックに挿入する。次にステップＳ１６
において、現段階での新規ブロックが検査容易な回路で
あるか否かを判定する。機能部品１０１，１０６はフィ
ードバックループを構成していないため現段階の新規ブ
ロックは検査容易な回路であるので、ステップＳ１８に
進む。

【００４４】ステップＳ１８において、新規ブロックの
入力数及び出力数は共に８であるので入出力数はオーバ
ーしていないと判断し、ステップＳ１９においてブロッ
クの入出力数オーバー回数を０にリセットし、ステップ
Ｓ１４にもどる。

【００４５】同様の処理によって、機能部品１１３，１
０７を順次選択し新規ブロックに挿入する。次に機能部
品１１４を新規ブロックに挿入するが、このとき新規ブ
ロックはフィードバックループを含むため検査容易では
ないと判断されるので、機能部品１１４は新規ブロック
から分離される。新規ブロックに隣接し、他のブロック
に属さず、且つ新規ブロックに挿入されていない機能部
品は他にはないので、新規ブロックはブロック１０Ａの
ように固定される。同様に、ブロック１０Ｂ，１０Ｃが
固定される。

【００４６】ここで、ブロック１０Ｂのブロック化にお
いて、新規ブロックが機能部品１１４，１０８，１０
４，１０９を含む状態における本実施形態に係る分割工
程Ｓ２の処理を説明する。

【００４７】まず、新規ブロックに隣接する未所属，未
挿入の機能部品１１６を新規ブロックに挿入する。この
とき、新規ブロックはフィードバックループを含まない
ので検査容易であると判断されるが、出力数が２４とな
り、ＬＳＩの出力数１６を越えてしまう。そこでオーバ
ー回数を１にカウントアップする。オーバー回数は指定
された最大値Ｎ（ここでは３）より小さいので、ブロッ
ク化をさらに続行する。

【００４８】次に、新規ブロックに隣接する未所属，未
挿入の機能部品として機能部品１０２，１１０の２つが
あるので、いずれか一方を選択して新規ブロックに挿入
する。図３に示すステップＳ１５において、機能部品１
０２を挿入したとすると新規ブロックの入力数と出力数
との和が４０になる一方、機能部品１１０を挿入したと
すると新規ブロックの入力数と出力数との和が５６にな
るので、新規ブロックの入力数と出力数との和が小さく
なる機能部品１０２を選択して挿入する。このときも出
力数がＬＳＩの出力数をオーバーしているので、オーバ
ー回数を２にカウントアップする。

【００４９】次に、機能部品１１０を新規ブロックに挿
入するが、このときも出力数がＬＳＩの出力数をオーバ
ーしているので、オーバー回数を３にカウントアップす
る。オーバー回数が指定された最大値と等しくなったの
で、新規ブロックの入力数がＬＳＩの入力数以下になり
且つ新規ブロックの出力数がＬＳＩの出力数以下になる
まで、機能部品を１１０，１０２，１１６の順に新規ブ
ロックから分離する。この結果、ブロック１０Ｂが生成
される。

【００５０】このようにして生成されたブロック１０
Ａ，１０Ｂ，１０Ｃはそれぞれ検査容易である条件を満
たす回路である。図５は図４（ｂ）に示す回路における
各ブロックの情報を示す図である。図５において、白丸
で囲んだ数字はブロックが生成される段階を表してお
り、図４（ｂ）の各機能部品の中に記された白丸で囲ん
だ数字に対応している。

【００５１】なお、以上の説明では、フィードバックル
ープを含まないことすなわち無閉路構造であることを検
査容易である条件として定義したが、他の定義を用いて
もよい。以下、検査容易である条件について説明を加え
る。

【００５２】図６は同期式順序回路モデルを表す概念図
である。図６に示すように、同期式順序回路は、組み合
わせ回路及びクロックで動作するレジスタ群（ＦＦｓ）
によってモデル化される。

【００５３】一般的な順序回路ＡＴＰＧアルゴリズムで
は、順序回路を時間軸展開した上で検査系列を生成す
る。図７は図６に示す同期式順序回路モデルを時間軸展
開した結果を表す図であり、１つの時間軸の回路をタイ
ムフレームという。

【００５４】順序回路は、そのＡＴＰＧ複雑度に基づい
て、(i) 閉路構造，(ii)無閉路構造，(iii) 組合せＡＴ
ＰＧ複雑度を持つ構造，の３つに分類される。

【００５５】まず、(i) については、検査系列を生成す
るのに必要なタイムフレーム数が順序回路中のループの
数やループ中のＦＦの数に依存し膨大になるので、通常
は検査容易ではない。

【００５６】一方、(iii) については、組合せ回路ＡＴ
ＰＧが適用可能、すなわち順序回路中のＦＦを信号線に
置き換えて検査系列を生成することができるので、必要
なタイムフレームはただ１つであり、検査容易である。
したがって、(iii) を検査容易である条件として定義し
てもよいが、この場合、ブロックの規模が小さくなり過
ぎてブロックの数が膨大になる可能性がある。

【００５７】本実施形態において検査容易である条件と
して定義した（ii) については、検査系列を生成するの
に必要なタイムフレーム数は回路の順序深度に１を加え
た値以下であり、(i) よりも検査容易である。なお、順
序深度とは信号経路に属するＦＦの数であり、回路の順
序深度とは外部入力ピンから外部出力ピンまでの全ての
信号経路の順序深度の最大値である。また(ii)に加えて
回路の順序深度が所定数以下であることを検査容易であ
る条件として定義してもよい。

【００５８】さらに本発明において、検査容易である条
件の定義として、ｎ重整列構造（ｎは正の整数）を提案
する。ｎ重整列構造とは、回路中の任意のレジスタと外
部出力又は擬似外部出力との対について、このレジスタ
と前記外部出力又は擬似外部出力との間の各経路の順序
深度はｎ通り以下である構造のことをいう。ただし、レ
ジスタと外部出力又は擬似外部出力との間の全ての経路
に前記レジスタは存在しないことが条件となる。

【００５９】図８はｎ重整列構造においてｎ＝２の場合
すなわち２重整列構造の例を示す図である。図８におい
て、９１は回路中の任意のレジスタ、９２は回路中の任
意の外部出力又は擬似外部出力、９３ａ，９３ｂ，９３
ｃはレジスタ９１と外部出力又は擬似外部出力９２との
間の経路、Ｒは各経路９３ａ，９３ｂ，９３ｃ上のレジ
スタ、Ｃは各経路９３ａ，９３ｂ，９３ｃ上の組合せ回
路である。図８に示すように経路９３ａ，９３ｃにおけ
る順序深度は３であり、経路９３ｂにおける順序深度は
２であるので、レジスタ９１と外部出力又は擬似外部出
力９２との間の各経路の順序深度は２通りとなり、した
がって図８に示す構造は２重整列構造ということにな
る。

【００６０】図９は構造による順序回路の分類を表す図
である。図９に示すように、無閉路構造はｎ重整列構造
を含み、ｎ重整列構造は組合せＡＴＰＧ複雑度を持つ構
造を含む。言い換えると、ｎ重整列構造とは無閉路構造
よりも狭く、組合せＡＴＰＧ複雑度を持つ構造よりも広
い概念である。ｎの値が大きくなるにつれてｎ重整列構
造は無閉路構造に近づき、ｎの値が小さくなるにつれて
ｎ重整列構造は組合せＡＴＰＧ複雑度を持つ構造に近づ
く。

【００６１】ｎ重整列構造を持つ回路は、任意の外部出
力又は擬似外部出力に対して時間軸展開したとき各レジ
スタが存在するタイムフレームの個数はｎ以下に限定さ
れるという性質を持つ。ｎ＝１の場合すなわち１重整列
構造では、任意の外部出力又は擬似外部出力に対して時
間軸展開したとき各レジスタが存在するタイムフレーム
の個数は１に限定される。このような１重整列構造のこ
とを単に整列構造という。すなわち、任意の外部出力又
は擬似外部出力に対して時間軸展開したとき各レジスタ
が１つのタイムフレームにのみ属するような回路構造を
整列構造と定義する。

【００６２】図１０（ａ）は無閉路構造を有する回路を
示す概念図であり、Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 はレジスタ
を表し、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 は組合せ回路を表す。
図１０（ｂ）は図１０（ａ）に示す無閉路構造を有する
回路を時間軸展開した結果を表す概念図である。

【００６３】無閉路構造を有する回路を時間軸展開した
場合、図１０（ｂ）に示すＲ2 やＲ3 のように複数のタ
イムフレームに属するレジスタが存在する可能性があ
る。

【００６４】図１１（ａ）は整列構造を有する回路を示
す概念図であり、図１１（ａ）と同様にＲ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 はレジスタを表し、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 は
組合せ回路を表す。また、図１１（ｂ）は図１１（ａ）
に示す整列構造を有する回路を時間軸展開した結果を表
す概念図である。図１１（ｂ）に示すように、整列構造
を有する回路を時間軸展開した場合、各レジスタＲ1 〜
Ｒ4 はそれぞれ１つのタイムフレームにのみ属する。

【００６５】整列構造では、無閉路構造よりも各タイム
フレーム内の機能部品が少ないので検査系列の生成に要
する計算量は少なくてすむ。また、無閉路構造では、図
１０（ｂ）に示すレジスタＲ2 のように複数の組合せ回
路から値の割り当て要求があるレジスタが存在し、検査
系列の生成において矛盾が生じる可能性があるが、整列
構造では矛盾が生じる可能性は少ない。したがって、整
列構造は無閉路構造よりも検査容易である。

【００６６】なお、整列構造であることに加えて回路の
順序深度が所定数以下であることを検査容易である条件
として定義してもよい。 （第２の実施形態） 図１２は本発明の第２の実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程Ｓ２の処理の流れを示す
フローチャートである。図１２に示す本実施形態に係る
分割工程Ｓ２は、第１の実施形態に係る分割工程Ｓ２
に、前処理として、セルフループを構成するレジスタ及
びファイナイトステートマシーンをスキャンレジスタと
認識するステップＳ２３を追加したものであり、請求項
９の発明に対応するものである。

【００６７】本実施形態に係る分割工程Ｓ２について、
図１３及び図１４を用いてさらに詳細に説明する。

【００６８】図１３（ａ）はＲＴＬ設計工程Ｓ１におい
て設計された，本発明に係るＲＴＬにおける検査容易化
設計の対象となるＲＴＬ回路の構成を表す図であり、図
１３（ｂ）は図１３（ａ）に示すＲＴＬ回路に対して図
１２に示す本実施形態に係る分割工程Ｓ２を実行した結
果を表す図である。図１３（ａ），（ｂ）において、２
０１〜２０３は外部入力ピンに相当する機能部品、２０
４，２０５は外部出力ピンに相当する機能部品、２０６
〜２１１は組合せ回路に相当する機能部品、２１２〜２
１７はレジスタに相当する機能部品である。また、図１
３（ｂ）において、２０Ａ，２０Ｂは分割工程Ｓ２によ
って生成されたブロックである。

【００６９】図１４は図１３（ｂ）に示すＲＴＬ回路に
おける各ブロックの情報を表す図であり、白丸で囲んだ
数字はブロックが生成される段階を表しており、図１３
（ｂ）の各機能部品の中に記された白丸で囲んだ数字に
対応している。

【００７０】まずステップＳ２３において、セルフルー
プを構成しているレジスタに相当する機能部品１１２，
１１３及び１１７をスキャンレジスタとして認識する。
以下、第１の実施形態と同様に処理が行われ、図１３
（ｂ）に示すようにブロック２０Ａ，２０Ｂが生成され
る。

【００７１】ブロック２０Ａ，２０Ｂは共にフィードバ
ックループを含んでいるが、レジスタに相当する機能部
品１１２，１１３及び１１７はステップＳ２３において
スキャンレジスタとして認識されているため、機能部品
１１２，１１３及び１１７の入出力の接続は切断されて
いるとみなされるので、ブロック２０Ａ，２０Ｂは共に
フィードバックループのない無閉路構造と等価になり、
検査容易であると判断される。 （第３の実施形態） 図１５は本発明の第３の実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程Ｓ２の処理の流れを示す
フローチャートである。図１５に示す本実施形態に係る
分割工程Ｓ２は、図２に示す第１の実施形態に係る分割
工程Ｓ２にステップＳ３１を追加したものである。本実
施形態は、請求項１０の発明に対応するものである。

【００７２】ステップＳ１４において、ステップＳ１３
で生成された一のブロックに隣接し、この一のブロック
以外のブロックに属しておらず、かつ前記一のブロック
に挿入されたとき前記一のブロックが検査容易であるか
否かを判断されていない機能部品が存在しないと判断さ
れたとき、ステップＳ３１に進む。ステップＳ３１にお
いて、前記一のブロックに隣接してしないが前記一のブ
ロック以外のブロックに属していない機能部品が存在す
るか否かを判断し、存在するときはステップＳ１５に進
み、存在しないときはステップＳ１２に戻る。ステップ
Ｓ１４，Ｓ１５及びＳ３１によって、請求項１０の発明
における第２の処理が構成されている。

【００７３】本実施形態に係る分割工程Ｓ２について、
図１６及び図１７を用いてさらに詳細に説明する。

【００７４】図１６は図１３（ａ）に示すＲＴＬ回路に
対して本実施形態に係る分割工程Ｓ２を実行した結果を
表す図である。図１６において、３０Ａ，３０Ｂ，３０
Ｃ，３０Ｄ，３０Ｅは分割工程Ｓ２によって生成された
ブロックである。また、図１７は図１６における各ブロ
ックの情報を表す図であり、白丸で囲んだ数字は図１６
に示す機能部品の中に記された白丸で囲んだ数字に対応
している。

【００７５】まず第１の実施形態と同様に、外部入力ピ
ンに相当する機能部品２０１を初期機能部品としてブロ
ック化を行うと、このブロックに属する機能部品は外部
入力ピンに相当する機能部品２０１及び組合せ回路に相
当する機能部品２０６の２つになる。ここで、ブロック
の入出力数にまだ余裕があるので、ステップＳ３１及び
Ｓ１５において、ブロックに隣接せず且つ他のブロック
に所属していない機能部品として外部出力ピンに相当す
る機能部品２０４を選択し、ブロックに挿入する。さら
に組合せ回路に相当する機能部品２０８を挿入して、ブ
ロック３０Ａが固定される。同様にブロック化を行うこ
とにより、ＲＴＬ回路を３０Ａ〜３０Ｅの５つのブロッ
クに分割することができる。

【００７６】このように、本実施形態に係る分割工程に
よると、ブロックの入出力数に余裕があるときに隣接す
る機能部品以外の機能部品をブロックに挿入することに
より、ブロックの数を削減することができる。 （第４の実施形態） 図１８は本発明の第４の実施形態に係るＲＴＬにおける
検査容易化設計方法のアイソレーション工程Ｓ３の処理
の流れを示すフローチャートである。本実施形態は請求
項１４の発明に対応するものである。

【００７７】まず、ステップＳ４１において、分割工程
Ｓ２によって生成した各ブロックの入出力をＲＴＬ回路
外部から直接制御・観測可能にするために、ブロックの
入力を外部から直接制御するための入力制御用マルチプ
レクサ（ＭＵＸ）、ブロックの出力を外部から直接観測
するための出力観測用マルチプレクサ及び通常動作と検
査動作とを切り換えるためのテストモードピンを生成す
る。

【００７８】そして、入力制御用マルチプレクサのデー
タ入力を制御対象のブロックの通常動作における入力信
号線及び前記制御対象のブロック以外のブロックを制御
する外部入力ピンと接続すると共に、制御入力をテスト
モードピンと接続し、データ出力を制御対象のブロック
の入力に接続する。一方、出力観測用マルチプレクサの
データ入力を観測対象ブロックの出力信号線と接続する
と共に、データ出力を外部出力ピンと接続する。ステッ
プＳ４１によって請求項１４の発明における第１の処理
が構成されている。

【００７９】次にステップＳ４２において、ブロックの
検査順序を指定するファイナイトステートマシーン（Ｆ
ＳＭ）及びファイナイトステートマシーンを制御するク
ロックピンを生成する。このファイナイトステートマシ
ーンが有するレジスタの内容は、現在検査しているブロ
ックを示す。

【００８０】次にステップＳ４３において、ファイナイ
トステートマシーンのレジスタの内容をデコードするデ
コーダを生成し、このデコーダの出力線をステップＳ４
１において生成した出力観測用マルチプレクサの制御入
力と接続する。ステップＳ４２，Ｓ４３によって請求項
１４の発明における第２の処理が構成されている。

【００８１】本実施形態に係るアイソレーション工程Ｓ
３について、図１９を用いてさらに詳細に説明する。

【００８２】図１９（ａ）は図４（ｂ）に示すブロック
化されたＲＴＬ回路に対してアイソレーション工程Ｓ３
を実行した結果を示す図である。

【００８３】図１９（ａ）において、ブロックＡはブロ
ック１０Ａから外部入力ピンに相当する機能部品１０１
を除いたブロック、ブロックＢはブロック１０Ｂから外
部出力ピンに相当する機能部品１０４を除いたブロッ
ク、ブロックＣはブロック１０Ｃから外部入力ピンに相
当する機能部品１０２，１０３及び外部出力ピンに相当
する機能部品１０５を除いたブロックである。

【００８４】また、４１，４２は２入力の入力制御用マ
ルチプレクサ、４３，４４は多入力の出力観測用マルチ
プレクサ、４５は出力観測用マルチプレクサ４３，４４
を制御する、すなわち検査するブロックを指定するファ
イナイトステートマシーン及びデコーダを組み合わせた
回路（アイソレーションコントローラ）、４６はテスト
モードピン、４７はアイソレーションコントローラ４５
を駆動するクロックピンである。

【００８５】ブロックＢに対して、ブロックＡ及びブロ
ックＣからの入力信号をテスト時にはそれぞれ外部入力
ピン１０１，１０２から直接制御可能にするために、テ
ストモードピン４６及び入力制御用マルチプレクサ４
１，４２を生成し、入力制御用マルチプレクサ４１，４
２の制御入力とテストモードピン４６とを接続する。

【００８６】ブロックＡに対して、ブロックＢへの出力
信号をテスト時に外部出力ピン１０５から直接観測可能
にするために、出力観測用マルチプレクサ４４を生成す
る。また、ブロックＣに対して、ブロックＢへの出力信
号をテスト時に外部出力ピン１０４から直接観測可能に
するために、出力観測用マルチプレクサ４３を生成す
る。

【００８７】そして、外部出力ピンから観測する信号を
制御するためにアイソレーションコントローラ４５及び
アイソレーションコントローラ４５を駆動するクロック
ピン４７を生成する。出力観測用マルチプレクサ４３，
４４の制御入力はアイソレーションコントローラ４５と
接続される。

【００８８】この結果、ブロックＡ，ブロックＢ，ブロ
ックＣはそれぞれ単体で検査入力生成可能になる。

【００８９】図１９（ｂ）は出力観測用マルチプレクサ
４３，４４の構成例を表す論理回路図である。図１９
（ｃ）はアイソレーションコントローラ４５の構成例を
示す論理回路図である。

【００９０】また、入力制御用マルチプレクサについて
も、テストモードピンから制御するのではなく、アイソ
レーションコントローラにより制御するようにしてもよ
い。すなわち、ステップＳ４１において入力制御用マル
チプレクサの制御入力をテストモードピンと接続せず、
ステップＳ４３においてアイソレーションコントローラ
の出力信号線を出力観測用マルチプレクサの制御入力に
接続するだけでなく、入力制御用マルチプレクサの制御
入力にも接続する。図２０はこのようなアイソレーショ
ン工程Ｓ３が実行された結果を示す図である。図２０に
示すように、入力制御用マルチプレクサ４８ａ，４８
ｂ，４８ｃは出力観測用マルチプレクサ４９ａ，４９ｂ
と同様に、アイソレーションコントローラ４５Ａによっ
て制御される。 （第５の実施形態） 図２１は本発明の第５の実施形態に係るＲＴＬにおける
検査容易化設計方法のアイソレーション工程Ｓ３の処理
の流れを示すフローチャートである。本実施形態に係る
アイソレーション工程Ｓ３は、第２の実施形態に係る分
割工程Ｓ２のように、セルフループを有するレジスタを
スキャンレジスタと認識した上で分割する方法によって
ブロック化されたＲＴＬ回路を対象にするものである。
本実施形態は、請求項１６の発明に対応するものであ
る。

【００９１】ステップＳ４１〜Ｓ４３は、図１８に示す
第４の実施形態に係るアイソレーション工程Ｓ３と共通
のステップであり、ＲＴＬ回路の各ブロックを単体で検
査入力生成可能な構造にする。

【００９２】ステップＳ５１において、各ブロックにお
いて、スキャンレジスタと認識したセルフループを有す
るレジスタをスキャンレジスタに置換し、各ブロック毎
にスキャンチェインを生成し、スキャンイン用外部入力
ピンを各ブロックのスキャンイン入力と接続する。ステ
ップＳ５１によって請求項１６の発明における第３の処
理が構成されている。

【００９３】次にステップＳ５２において、スキャンレ
ジスタを有するブロックの数に等しいデータ入力を持ち
各ブロックのスキャンアウトを切り換えるマルチプレク
サを１つ生成し、このマルチプレクサのデータ入力と各
ブロックのスキャンアウト出力とを接続すると共に、ス
テップＳ４２及びＳ４３で生成したアイソレーションコ
ントローラの出力と前記マルチプレクサの制御入力とを
接続し、さらに前記マルチプレクサの出力をスキャンア
ウト用外部出力ピンに接続する。ステップＳ５２によっ
て請求項１６の発明における第４の処理が構成されてい
る。

【００９４】本実施形態に係るアイソレーション工程Ｓ
３について、図２２を用いてさらに詳細に説明する。

【００９５】図２２は図１３（ｂ）に示すブロック化さ
れたＲＴＬ回路に対して、本実施形態に係るアイソレー
ション工程Ｓ３によって各ブロックを単体で検査入力生
成可能にするために検査回路を挿入した結果を示す回路
図である。

【００９６】図２２において、ブロックＡは図１３
（ｂ）のブロック２０Ａから外部入力ピン２０１及び外
部出力ピン２０４を除いたブロック、ブロックＢは図１
３（ｂ）のブロック２０Ｂから外部入力ピン２０２，２
０３及び外部出力ピン２０５を除いたブロック、５１，
５２，５３は図１３（ｂ）のセルフループを有するレジ
スタ２１２，２１３及び２１７をスキャン化したスキャ
ンレジスタである。また、５４は各ブロックのスキャン
アウトを切り換えるためのマルチプレクサ、５５はスキ
ャンアウト用外部出力ピン、５６は各マルチプレクサを
制御するすなわち検査するブロックを指定する，ファイ
ナイトステートマシーン及びデコーダからなるアイソレ
ーションコントローラ、５７はテストモードピン、５８
はアイソレーションコントローラを駆動するクロックピ
ンである。

【００９７】ステップＳ４１〜Ｓ４３において、ブロッ
クＡ，ブロックＢを単体で検査入力生成可能にするため
の検査回路を挿入した後で、ステップＳ５１において、
ブロックＡ内のセルフループを構成するレジスタ２１
２，２１３をスキャンレジスタ５１，５２に置換し、外
部入力ピン２０１をスキャンイン入力としてスキャンレ
ジスタ５１，５２をシフトレジスタ状に接続してスキャ
ンチェインを構成すると共に、ブロックＢ内のセルフル
ープを構成するレジスタ２１７をスキャンレジスタ５３
に置換し、外部入力ピン２０１をスキャンイン入力とし
てスキャンレジスタ５３をシフトレジスタ状に接続して
スキャンチェインを構成する。そして、ステップＳ５２
において、各ブロックのスキャンアウトを切り換えるマ
ルチプレクサ５４を生成し、ブロックＡ及びブロックＢ
のスキャンアウトを切り換えるために、マルチプレクサ
５４の入力にスキャンレジスタ５２，５３の出力を接続
すると共にマルチプレクサ５４の出力とスキャンアウト
用外部出力ピン５５とを接続する。また、マルチプレク
サ５４の制御入力はアイソレーションコントローラ５６
と接続する。

【００９８】本実施形態に係るアイソレーション工程Ｓ
３によると、セルフループを有するレジスタをスキャン
レジスタと認識した上でブロック化した場合でも、各ブ
ロックを単体で検査可能にすることができる。しかも、
ＲＴＬ回路にブロックが何個あってもスキャンアウト用
外部出力ピンは１つですむので、検査入力パターン数を
削減することができる。 （第６の実施形態） 本発明の第６の実施形態に係るＲＴＬにおける検査容易
化設計方法は、分割工程Ｓ２が各ブロックの入力をマー
ジする処理を有することを特徴とする。すなわち、一の
ブロックにおいて、各出力に対して到達可能な入力を抽
出することによって入力と出力との到達可能関係を求
め、求めた関係を基にして、前記ＲＴＬ回路の共通の外
部入力ピンから値を設定可能な前記一のブロックの入力
を求めるものである。本実施形態は請求項１１の発明に
対応するものである。

【００９９】図２３は本実施形態に係る，各ブロックの
入力をマージする処理の流れを示すフローチャートであ
る。

【０１００】ステップＳ６１は、与えられたブロックに
おいて、各出力から入力方向に探索することによって各
出力に対して到達可能な入力を抽出する処理である。ス
テップＳ６２は、入力と出力との到達可能か否かの関係
を表す表を作成する処理である。そして、ステップＳ６
３は、後述する規則に従って入力をマージする処理であ
る。

【０１０１】本実施形態に係る分割工程Ｓ２について、
図２４を用いてさらに詳細に説明する。図２４（ａ）は
分割されたブロックを模式的に表した図であり、Ａ，
Ｂ，Ｃ，Ｄはブロックの入力、Ｏ1 ，Ｏ2 ，Ｏ3 はブロ
ックの出力を示している。また、空白の丸はブロックの
入力でも出力でもない部分回路である。

【０１０２】図２４（ａ）に示すブロックに対して、ス
テップＳ６１において、まず出力Ｏ1 から入力側に探索
し、出力Ｏ1 に対して到達可能な入力としてＡ，Ｂを抽
出する。次に出力Ｏ2 から入力側に探索し、出力Ｏ2 に
対して到達可能な入力としてＢ，Ｃを抽出する。最後に
出力Ｏ3 から入力側に探索し、出力Ｏ3 に対して到達可
能な入力としてＣ，Ｄを抽出する。

【０１０３】次にステップＳ６２において、図２４
（ｂ）に示すような、ブロックにおける入力と出力との
到達可能か否かの関係を表す表を作成する。図２４
（ｂ）に示す表において、○は入力から出力に到達可能
であることを示し、×は入力から出力に到達不可能であ
ることを示す。

【０１０４】次にステップＳ６３において、次のような
規則に従ってブロックの入力をマージする。 ・異なる入力において各出力に対して○が重複しないと
きは、この入力をマージする。 ・異なる入力において○が重複する出力があるときは、
この入力はマージしない。

【０１０５】前記の規則に従って、入力Ａ，Ｃをマージ
すると共に入力Ｂ，Ｄをマージする。この結果、図２４
（ｂ）の表は図２４（ｃ）のようになり、このブロック
は４個の入力を有しているが２本の外部入力ピンでアイ
ソレーション可能になる。

【０１０６】以上のような処理を行うことによって、全
体のブロックを削減し、各ブロックをアイソレーション
する検査回路規模を削減することができる。

【０１０７】図２５は本実施形態に係る検査容易化設計
方法を用いて設計されたＬＳＩの概略図である。図２５
において、ブロックＸは図２４に示すブロックに対応す
るものであり、６１ａ，６１ｂは外部入力ピン、６２
ａ，６２ｂ，６２ｃは外部出力ピン、６３ａ〜６３ｇは
アイソレーションのために挿入されたマルチプレクサで
ある。図２５に示すように、ブロックＸの入力のうち
Ａ，Ｃは、外部入力ピン６１ａ及びマルチプレクサ６３
ａ，６３ｃによってアイソレーションされており、Ｂ，
Ｄは、外部入力ピン６１ｂ及びマルチプレクサ６３ｂ，
６３ｄによってアイソレーションされている。

【０１０８】なお、本実施形態に係るブロックの入力を
マージする処理は、例えば図２に示す第１の実施形態に
係る分割工程Ｓ２において、ステップＳ２１の後に追加
すればよい。 （第７の実施形態） 本発明の第４の実施形態ではマルチプレクサと外部ピン
とを用いてアイソレーションを行ったが、本発明の第７
の実施形態は、スキャンチェインを用いて各ブロックを
アイソレーションするものである。本実施形態は請求項
１７の発明に対応するものである。

【０１０９】本実施形態に係るＲＴＬにおける検査容易
化設計方法のアイソレーション工程Ｓ３を、図２６及び
図２７を用いて具体的に説明する。

【０１１０】まず、ブロックの境界にレジスタがある場
合すなわち外部入力をレジスタで受ける場合及びレジス
タから外部出力を出す場合には、そのレジスタをスキャ
ンＦＦに置換する。

【０１１１】また、図２６（ａ）に示すように外部入力
をレジスタ以外の機能部品７１で受ける場合は、図２６
（ｂ）に示すように、入力がスキャンチェインに接続さ
れたＤラッチ７２とセレクタ７３とを追加する。そし
て、図２７（ａ）に示すようにレジスタ以外の機能部品
７５から外部出力を出す場合は、図２７（ｂ）に示すよ
うに、スキャンＦＦ７６を追加する。

【０１１２】図２８は本実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程Ｓ２すなわち本実施形態
に係るアイソレーション工程Ｓ３を前提とした場合の分
割工程Ｓ２の流れを示すフローチャートである。図２８
に示す分割工程Ｓ２は、図２に示す第１の実施形態に係
る分割工程Ｓ２からステップＳ１１，Ｓ１７，Ｓ１９〜
Ｓ２２を削除したものである。スキャンチェインを用い
てブロックをアイソレーションすることにより、分割工
程Ｓ２においてブロックの入出力数の制約条件を外して
考慮することができるので、結果としてブロック数を削
減することができ、検査回路を削減することができる。

【０１１３】図２９は本実施形態に係る検査容易化設計
方法を用いて設計されたＬＳＩの概略図である。ブロッ
ク毎に検査系列を生成できるように、各ブロックにスキ
ャンチェイン７７が構成されている。 （第８の実施形態） 本発明の第８の実施形態に係るＲＴＬにおける検査容易
化設計方法は、分割工程Ｓ２の前処理として、入出力数
が多い機能部品を入出力数が少ない複数の機能部品に分
割する処理を行うものである。本実施形態は請求項１２
の発明に対応するものである。

【０１１４】図３０は本実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程Ｓ２の前処理の流れを示
すフローチャートである。

【０１１５】ステップＳ８１において、入力数がＬＳＩ
の入力数を越える又は出力数がＬＳＩの出力数を越える
機能部品が、ＬＳＩ内に存在するか否かを判断する。存
在するときは、ステップＳ８２において、入力数がＬＳ
Ｉの入力数を越える又は出力数がＬＳＩの出力数を越え
る機能部品を、入力数がＬＳＩの入力数以下であり且つ
出力数がＬＳＩの出力数以下である機能部品からなる等
価回路に変換する。

【０１１６】本実施形態に係る分割工程Ｓ２の前処理
を、図３１及び図３２を用いて具体的に説明する。

【０１１７】図３１（ａ）は入力数がＬＳＩの入力数を
越える機能部品の例としてマルチプレクサを示す図であ
る。図３１（ａ）に示すマルチプレクサは入力数が６６
であり、ＬＳＩの入力ピン数４０を越えている。本実施
形態に係る前処理によって、図３１（ａ）のマルチプレ
クサは、図３１（ｂ）に示すような３個の３３入力のマ
ルチプレクサからなる等価回路に変換される。

【０１１８】図３２（ａ）は入力数がＬＳＩの入力数を
越える機能部品の例として加算器を示す図である。図３
２（ａ）に示すマルチプレクサは入力数が６１であり、
ＬＳＩの入力ピン数４０を越えている。本実施形態に係
る前処理によって、図３２（ａ）の加算器は、図３２
（ｂ）に示すような２個の３１入力の加算器からなる等
価回路に変換される。

【０１１９】このような前処理を行うことにより、マル
チプレクサ及び外部ピンを用いたアイソレーションが困
難であった回路に対しても、他の回路と同様にアイソレ
ーションが可能になる。 （第９の実施形態） 本発明の第９の実施形態に係るＲＴＬにおける検査容易
化設計方法は、分割工程Ｓ２の前処理として、論理設計
したときに検査困難な回路になる機能部品であるファイ
ナイトステートマシーン（ＦＳＭ，Finite State Machi
ne）を１つのブロックにまとめる処理を行うものであ
る。本実施形態は請求項１３の発明に対応するものであ
る。

【０１２０】図３３は本実施形態に係る分割工程Ｓ２の
前処理の流れを示すフローチャートである。

【０１２１】ステップＳ９１において、ＲＴＬ設計され
た回路において全ての機能部品のタイプを調べたか否か
を判断する。全ての機能部品のタイプを調べたときは処
理を終了し、まだタイプを調べていない機能部品がある
ときはステップＳ９２に進む。

【０１２２】ステップＳ９２において、まだタイプを調
べていない機能部品を１つ選択する。次にステップＳ９
３において、ステップＳ９２で選択した機能部品がＦＳ
Ｍであるか否かを判断する。ＦＳＭであるときはステッ
プＳ９４に進み、ＦＳＭでないときはステップＳ９１に
戻る。ステップＳ９４において、ＦＳＭをある特定のブ
ロックに挿入する。

【０１２３】図３４は本実施形態に係る検査容易化設計
方法を用いて設計されたＬＳＩの概略図である。図３４
に示すＬＳＩにおいて、ブロックＡにはＦＳＭがまとめ
られており、ブロックＢ，Ｃ，ＤはＦＳＭを含まない検
査容易な回路構造になっている。

【０１２４】ＦＳＭを論理回路で実現した回路は一般に
ループ構造を持ち、検査容易な回路構造ではないので、
ＦＳＭを含むブロックについてはスキャンテストを行う
必要がある。したがって、ＦＳＭが各ブロックに点在す
ると、各ブロックともスキャンテストを行う必要があ
り、検査系列長が非常に長くなるおそれがある。

【０１２５】そこで、本実施形態のようにＦＳＭを特定
のブロックにまとめると、スキャンテストはＦＳＭがま
とめられたブロックのみについて行えば良いので、検査
系列長を抑制することができる。

【０１２６】

【発明の効果】以上のように本発明によると、ＬＳＩは
検査系列生成の難易度がフルスキャン設計方法の難易度
とほぼ等しいブロック毎に検査できるようになるので、
論理設計の後にＦＦをスキャンＦＦに置き換える必要が
なくなり、従来よりもＬＳＩの面積及びその検査に要す
る検査系列数を削減することができる。

【０１２７】また、設計の手戻りが生じず論理設計を再
び行う必要が生じないので、ＬＳＩの設計期間を従来よ
りも短縮することができる。

【図面の簡単な説明】

【図１】本発明のＬＳＩ設計工程における位置付けを表
すフローチャートである。

【図２】本発明の第１の実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程の処理の流れを示すフロ
ーチャートである。

【図３】図２に示す分割工程におけるステップＳ１５の
処理の流れを示すフローチャートである。

【図４】本発明の第１の実施形態に係るＲＴＬにおける
検査容易化設計方法の分割工程を説明するための図であ
り、（ａ）は分割の対象となるＲＴＬ回路を表す図、
（ｂ）は（ａ）の回路に対して分割工程を実行した結果
を表す図である。

【図５】図４（ｂ）の回路における各ブロックの情報を
示す図である。

【図６】同期式順序回路モデルを表す図である。

【図７】時間軸展開した順序回路を表す図である。

【図８】ｎ重整列構造においてｎ＝２の場合すなわち２
重整列構造の例を示す図である。

【図９】構造による同期式順序回路の分類を表す図であ
る。

【図１０】（ａ）は無閉路構造を有する回路を表す図、
（ｂ）は（ａ）に示す回路を時間軸展開した結果を表す
図である。

【図１１】（ａ）は整列構造を有する回路を表す図、
（ｂ）は（ａ）に示す回路を時間軸展開した結果を表す
図である。

【図１２】本発明の第２の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の分割工程の処理の流れを示すフ
ローチャートである。

【図１３】本発明の第２の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の分割工程を説明するための図で
あり、（ａ）は分割の対象となるＲＴＬ回路を表す図、
（ｂ）は（ａ）の回路に対して分割工程を実行した結果
を表す図である。

【図１４】図１２（ｂ）の回路における各ブロックの情
報を示す図である。

【図１５】本発明の第３の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の分割工程の処理の流れを示すフ
ローチャートである。

【図１６】本発明の第３の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の分割工程を説明するための図で
あり、図１２（ａ）の回路に対して分割工程を実行した
結果を表す図である。

【図１７】図１６の回路における各ブロックの情報を示
す図である。

【図１８】本発明の第４の実施形態に係るＲＴＬにおけ
る検査容易化設計方法のアイソレーション工程の処理の
流れを示すフローチャートである。

【図１９】（ａ）は図４（ｂ）に示すブロックに分割さ
れたＲＴＬ回路に対して本発明の第４の実施形態に係る
アイソレーション工程を実行した結果を表す図であり、
（ｂ）は（ａ）における出力観測用マルチプレクサ４
３，４４の構成例を示す論理回路図、（ｃ）は（ａ）に
おけるアイソレーションコントローラ４５の構成例を示
す論理回路図である。

【図２０】本発明の第４の実施形態に係るアイソレーシ
ョン工程を実行した結果を表す図である。

【図２１】本発明の第５の実施形態に係るＲＴＬにおけ
る検査容易化設計方法のアイソレーション工程の処理の
流れを示すフローチャートである。

【図２２】図１３（ｂ）に示すブロックに分割されたＲ
ＴＬ回路に対して本発明の第５の実施形態に係るアイソ
レーション工程を実行した結果を表す図である。

【図２３】本発明の第６の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の，ブロックの入力をマージする
処理の流れを示すフローチャートである。

【図２４】図２３に示すブロックの入力をマージする処
理を説明するための図であり、（ａ）はブロックを表す
模式図、（ｂ）は（ａ）に示すブロックにおける入出力
の到達可能か否かの関係を表す表、（ｃ）は入力をマー
ジした結果を表す表である。

【図２５】本発明の第６の実施形態に係るＲＴＬにおけ
る検査容易化設計方法を用いて設計されたＬＳＩの概略
図である。

【図２６】本発明の第７の実施形態に係るＲＴＬにおけ
る検査容易化設計方法のアイソレーション工程を説明す
るための図であり、（ａ）は外部入力をレジスタ以外の
機能部品で受けるブロックを示す図、（ｂ）は（ａ）に
示すブロックをアイソレーションするために設計変更し
た結果を示す図である。

【図２７】本発明の第７の実施形態に係るＲＴＬにおけ
る検査容易化設計方法のアイソレーション工程を説明す
るための図であり、（ａ）は外部出力をレジスタ以外の
機能部品から出すブロックを示す図、（ｂ）は（ａ）に
示すブロックをアイソレーションするために設計変更し
た結果を示す図である。

【図２８】本発明の第７の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の分割工程，すなわち本実施形態
に係るアイソレーション工程を前提とした場合の分割工
程の処理の流れを示すフローチャートである。

【図２９】本発明の第７の実施形態に係るＲＴＬにおけ
る検査容易化設計方法を用いて設計されたＬＳＩの概略
図である。

【図３０】本発明の第８の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の前処理の流れを示すフローチャ
ートである。

【図３１】本発明の第８の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の前処理を説明するための図であ
り、（ａ）は入力数がＬＳＩの入力数よりも多いマルチ
プレクサを示す図、（ｂ）は（ａ）に示すマルチプレク
サを前処理によって等価回路に変換した結果を示す図で
ある。

【図３２】本発明の第８の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の前処理を説明するための図であ
り、（ａ）は入力数がＬＳＩの入力数よりも多い加算器
を示す図、（ｂ）は（ａ）に示す加算器を前処理によっ
て等価回路に変換した結果を示す図である。

【図３３】本発明の第９の実施形態に係るＲＴＬにおけ
る検査容易化設計方法の前処理を示すフローチャートで
ある。

【図３４】本発明の第９の実施形態に係るＲＴＬにおけ
る検査容易化設計方法を用いて設計されたＬＳＩの概略
図である。

【符号の説明】

１０Ａ，１０Ｂ，１０Ｃ，２０Ａ，２０Ｂ，３０Ａ，３
０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ ブロック １０１〜１１７，２０１〜２１７ 機能部品 ４１，４２，４８ａ，４８ｂ，４８ｃ 入力制御用マル
チプレクサ ４３，４４，４９ａ，４９ｂ，４９ｃ 出力観測用マル
チプレクサ ４５，４５Ａ，５６ アイソレーションコントローラ ５１，５２，５３ スキャンレジスタ ５４ マルチプレクサ ７７ スキャンチェイン ９１ レジスタ ９２ 外部出力又は擬似外部出力 ９３ａ，９３ｂ，９３ｃ 経路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−15580（ＪＰ，Ａ) 特開 平４−74274（ＪＰ，Ａ) 1990年電子情報通信学会春季全国大会 講演論文集 第５分冊 199頁 小林康 之ほか「ＶＬＳＩ試験容易化設計の一考 察」 情報処理学会第35回全国大会講演論文 集（▲ＩＩＩ▼）2197−2198頁 室井克 信ほか「ＭＵＬＴＥＳ／ＩＳ 不完全ス キャン方式自動テスト生成システム （２）設計ルールチェックと回路分割」 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 G01R 31/28 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 レジスタトランスファレベル（ＲＴＬ，
   Registor TransferLevel ）で設計された回路接続情報
   であるＲＴＬ回路を、製造後の検査が容易になるよう、
   予め定義した検査容易である条件を満たすブロックに分
   割する分割工程を備え、 検査容易である条件は、ブロック内の回路がフィードバ
   ックループを含まない無閉路構造であることであること
   を特徴とするＲＴＬにおける検査容易化設計方法。
2. 【請求項２】 ＲＴＬで設計された回路接続情報である
   ＲＴＬ回路を、製造後の検査が容易になるよう、予め定
   義した検査容易である条件を満たすブロックに分割する
   分割工程を備え、 検査容易である条件は、ブロック内の回路がフィードバ
   ックループを含まない無閉路構造であり、かつこの回路
   の順序深度が所定数以下であることであることを特徴と
   するＲＴＬにおける検査容易化設計方法。
3. 【請求項３】 ＲＴＬで設計された回路接続情報である
   ＲＴＬ回路を、製造後の検査が容易になるよう、予め定
   義した検査容易である条件を満たすブロックに分割する
   分割工程を備え、 検査容易である条件は、ブロック内の回路が、任意のレ
   ジスタと外部出力又は擬似外部出力との間において各経
   路の順序深度がｎ（ｎは正の整数）通り以下であるｎ重
   整列構造であることであることを特徴とするＲＴＬにお
   ける検査容易化設計方法。
4. 【請求項４】 ＲＴＬで設計された回路接続情報である
   ＲＴＬ回路を、製造後の検査が容易になるよう、予め定
   義した検査容易である条件を満たすブロックに分割する
   分割工程を備え、 検査容易である条件は、ブロック内の回路が、任意の外
   部出力又は擬似外部出力に対して時間軸展開したとき各
   レジスタが１つのタイムフレームにのみ存在する整列構
   造であることであることを特徴とするＲＴＬにおける検
   査容易化設計方法。
5. 【請求項５】 ＲＴＬで設計された回路接続情報である
   ＲＴＬ回路を、製造後の検査が容易になるよう、予め定
   義した検査容易である条件を満たすブロックに分割する
   分割工程を備え、 検査容易である条件は、ブロック内の回路が、任意の外
   部出力又は擬似外部出力に対して時間軸展開したとき各
   レジスタが１つのタイムフレームにのみ存在する整列構
   造であり、かつこの回路の順序深度が所定数以下である
   ことであることを特徴とするＲＴＬにおける検査容易化
   設計方法。
6. 【請求項６】 請求項１〜５のいずれか１項記載のＲＴ
   Ｌにおける検査容易化設計方法において、前記分割工程
   は、 与えられたＲＴＬ回路が有する機能部品の中からいずれ
   のブロックにも属していない機能部品を１つ選択し、選
   択した機能部品を含む一のブロックを生成する第１の処
   理と、 前記第１の処理によって生成された一のブロックに隣接
   し、かつこの一のブロック以外のいずれのブロックにも
   属していない機能部品を１つ選択し、選択した機能部品
   を前記一のブロックに挿入する第２の処理と、 予め定義された検査容易である条件に基づいて前記一の
   ブロックは検査容易であるか否かを判断し、前記一のブ
   ロックは検査容易でないと判断したとき、前記第２の処
   理において挿入した機能部品を前記一のブロックから分
   離する第３の処理とを備えていることを特徴とするＲＴ
   Ｌにおける検査容易化設計方法。
7. 【請求項７】 請求項６記載のＲＴＬにおける検査容易
   化設計方法において、前記分割工程は、 前記一のブロックの入力数が前記ＲＴＬ回路の入力数以
   下に且つ前記一のブロックの出力数が前記ＲＴＬ回路の
   出力数以下になるよう、前記一のブロックから、前記第
   ２の処理において前記一のブロックに挿入した機能部品
   を、挿入したのとは逆の順序で分離する第４の処理を備
   えていることを特徴とするＲＴＬにおける検査容易化設
   計方法。
8. 【請求項８】 請求項６記載のＲＴＬにおける検査容易
   化設計方法において、前記第２の処理は、 前記一のブロックに隣接し、かつこの一のブロック以外
   のいずれのブロックにも属していない機能部品が複数あ
   る場合、この複数の機能部品の中から、前記一のブロッ
   クに挿入したとき一のブロックの入力数と出力数との和
   が最小になる機能部品を選択する処理を備えていること
   を特徴とするＲＴＬにおける検査容易化設計方法。
9. 【請求項９】 請求項６記載のＲＴＬにおける検査容易
   化設計方法において、前記分割工程は、前記第１〜第３
   の処理の前処理として、 前記ＲＴＬ回路内のセルフループを構成するレジスタ及
   びファイナイトステートマシーンをスキャンレジスタと
   認識する処理を備えていることを特徴とするＲＴＬにお
   ける検査容易化設計方法。
10. 【請求項１０】 請求項６記載のＲＴＬにおける検査容
    易化設計方法において、前記第２の処理は、 前記一のブロックに隣接し、前記一のブロック以外のい
    ずれのブロックにも属しておらず、かつ前記一のブロッ
    クに挿入されて検査容易か否かを判断されていない機能
    部品が前記ＲＴＬ回路内にないとき、前記一のブロック
    に隣接しておらずかつ前記一のブロック以外のいずれの
    ブロックにも属していない機能部品を１つ選択し、選択
    した機能部品を前記一のブロックに挿入する処理を備え
    ていることを特徴とするＲＴＬにおける検査容易化設計
    方法。
11. 【請求項１１】 請求項１〜５のいずれか１項記載のＲ
    ＴＬにおける検査容易化設計方法において、前記分割工
    程は、 一のブロックにおいて、各出力に対して到達可能な入力
    を抽出することによって入力と出力との到達可能関係を
    求め、求めた関係を基にして、前記ＲＴＬ回路の共通の
    外部入力ピンから値を設定可能な前記一のブロックの入
    力を求める処理を備えていることを特徴とするＲＴＬに
    おける検査容易化設計方法。
12. 【請求項１２】 請求項１〜５のいずれか１項記載のＲ
    ＴＬにおける検査容易化設計方法において、前記分割工
    程は、 前記ＲＴＬ回路内に、入力数が前記ＲＴＬ回路の入力数
    よりも多い又は出力数が前記ＲＴＬ回路の出力数よりも
    多い機能部品が存在するとき、この機能部品を入力数が
    前記ＲＴＬ回路の入力数よりも少くかつ出力数が前記Ｒ
    ＴＬ回路の出力数よりも少い機能部品からなる等価回路
    に変換する処理を備えていることを特徴とするＲＴＬに
    おける検査容易化設計方法。
13. 【請求項１３】 請求項１〜５のいずれか１項記載のＲ
    ＴＬにおける検査容易化設計方法において、前記分割工
    程は、 前記ＲＴＬ回路内のファイナイトステートマシーンを共
    通のブロックにまとめる処理を備えていることを特徴と
    するＲＴＬにおける検査容易化設計方法。
14. 【請求項１４】 請求項１〜５のいずれか１項記載のＲ
    ＴＬにおける検査容易化設計方法において、前記分割工程において検査容易である条件を満たすブロ
    ックに分割されたＲＴＬ回路に対して、各ブロックが独
    立して検査可能になるよう設計変更するアイソレーショ
    ン工程を備えており、 前記アイソレーション工程は、 検査容易である条件を満たすブロックに分割されたＲＴ
    Ｌ回路に対して、各ブロックの入力を外部から直接制御
    可能にする入力制御用マルチプレクサと各ブロックの出
    力を外部から直接観測可能にする出力観測用マルチプレ
    クサとを生成する第１の処理と、 前記第１の処理によって入力制御用マルチプレクサ及び
    出力観測用マルチプレクサが生成されたＲＴＬ回路に対
    して、各ブロックを順に検査できるよう前記出力観測用
    マルチプレクサを制御する，ファイナイトステートマシ
    ーン及び前記ファイナイトステートマシーンが有するレ
    ジスタの内容をデコードするデコーダからなるアイソレ
    ーションコントローラを生成する第２の処理とを備えて
    いることを特徴とするＲＴＬにおける検査容易化設計方
    法。
15. 【請求項１５】 請求項１４記載のＲＴＬにおける検査
    容易化設計方法において、 前記第２の処理により生成するアイソレーションコント
    ローラは、各ブロックを順に検査できるよう前記出力観
    測用マルチプレクサに加えて前記入力制御用マルチプレ
    クサを制御するものであることを特徴とするＲＴＬにお
    ける検査容易化設計方法。
16. 【請求項１６】 請求項１４記載のＲＴＬにおける検査
    容易化設計方法において、前記分割工程は、 与えられたＲＴＬ回路をブロックに分割する際に、前記
    ＲＴＬ回路内のセルフループを構成するレジスタをスキ
    ャンレジスタと認識する処理を備えており、 前記アイソレーション工程は、 前記処理においてスキャンレジスタと認識したレジスタ
    をスキャンレジスタに置換し、各ブロック毎に前記スキ
    ャンレジスタを接続してスキャンチェインを生成する第
    ３の処理と、 前記第３の処理において生成した各スキャンチェインの
    スキャンアウトデータを入力とし、前記各スキャンチェ
    インのスキャンアウトデータのうちの１つを選択出力す
    るマルチプレクサを生成する第４の処理とを備えている
    ことを特徴とするＲＴＬにおける検査容易化設計方法。
17. 【請求項１７】 請求項１〜５のいずれか１項記載のＲ
    ＴＬにおける検査容易化設計方法において、前記分割工程において検査容易である条件を満たすブロ
    ックに分割されたＲＴＬ回路に対して、各ブロックが独
    立して検査可能になるよう設計変更するアイソレーショ
    ン工程を備えており、 前記アイソレーション工程は、 検査容易である条件を満たすブロックに分割されたＲＴ
    Ｌ回路に対して、各ブロックに、前記ＲＴＬ回路の外部
    から入力信号を設定でき且つ出力信号を観測できるよう
    スキャンチェインを構成する処理を備えていることを特
    徴とするＲＴＬにおける検査容易化設計方法。