JP3095066B2 - レジスタトランスファレベル回路の低コストテスト方法 - Google Patents
レジスタトランスファレベル回路の低コストテスト方法Info
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路のテスト
方法に関し、特に、フルスキャンテストにともなう高い
面積オーバーヘッドや長いテスト適用時間を要すること
なく、組合わせテストパターンの使用を可能とした、順
序回路のテスト方法に関する。
方法に関し、特に、フルスキャンテストにともなう高い
面積オーバーヘッドや長いテスト適用時間を要すること
なく、組合わせテストパターンの使用を可能とした、順
序回路のテスト方法に関する。
【０００２】
【従来の技術】順序回路の自動テストパターン生成（au
tomatic test pattern generation ：ＡＴＰＧ）技術に
おける最近の進歩にかかわらず、順序回路のためのテス
トパターン生成には、困難な課題が残されており、それ
ほど大きくない順序回路に対してテストを生成するに
も、莫大な計算資源が必要である。そこで、順序回路の
ためのテストパターン生成プロセスを容易にするための
テスト容易化設計（design-for-testability: ＤＦＴ）
手法が各種提案されている。（例えば、Ｔ．Ｗ．Ｗｉｌ
ｌｉａｍｓ及びＫ．Ｐ．Ｐａｒｋｅｒによる「Ｄｅｓｉ
ｇｎ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ−ａ Ｓｕｒｖ
ｅｙ」Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅＩＥＥＥ、
７１（１）、９８〜１１２頁、１９８３年１月や、Ｅ．
Ｅｉｃｈｅｌｂｅｒｇｅｒ及びＴ．Ｗｉｌｌｉａｍｓに
よる「Ａ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｓｔｕｒｃｔｕ
ｒｅ ｆｏｒ ＬＳＩ Ｔｅｓｔａｂｉｌｉｔｙ」１４
ｔｈＤｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅ
ｒｅｎｃｅ、ＡＣＭ／ＩＥＥＥ、４６２〜４６８頁、１
９７７年６月を参照のこと）。
tomatic test pattern generation ：ＡＴＰＧ）技術に
おける最近の進歩にかかわらず、順序回路のためのテス
トパターン生成には、困難な課題が残されており、それ
ほど大きくない順序回路に対してテストを生成するに
も、莫大な計算資源が必要である。そこで、順序回路の
ためのテストパターン生成プロセスを容易にするための
テスト容易化設計（design-for-testability: ＤＦＴ）
手法が各種提案されている。（例えば、Ｔ．Ｗ．Ｗｉｌ
ｌｉａｍｓ及びＫ．Ｐ．Ｐａｒｋｅｒによる「Ｄｅｓｉ
ｇｎ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ−ａ Ｓｕｒｖ
ｅｙ」Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅＩＥＥＥ、
７１（１）、９８〜１１２頁、１９８３年１月や、Ｅ．
Ｅｉｃｈｅｌｂｅｒｇｅｒ及びＴ．Ｗｉｌｌｉａｍｓに
よる「Ａ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｓｔｕｒｃｔｕ
ｒｅ ｆｏｒ ＬＳＩ Ｔｅｓｔａｂｉｌｉｔｙ」１４
ｔｈＤｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅ
ｒｅｎｃｅ、ＡＣＭ／ＩＥＥＥ、４６２〜４６８頁、１
９７７年６月を参照のこと）。
【０００３】テストモードの間、回路のすべてのフリッ
プフロップ（ＦＦ）が、制御可能かつ観測可能であるフ
ルスキャンテスト方法は、順序回路をテストのための組
み合わせ回路に変換することにより、順序ＡＴＰＧの問
題を、効果的に解決する。さらに、大規模の産業用回路
を扱うことのできる組み合わせＡＴＰＧプログラムの能
力は、フルスキャン法との合体が比較的容易なこととあ
わせて、フルスキャンテストを産業上幅広く使用するこ
とを可能としている。
プフロップ（ＦＦ）が、制御可能かつ観測可能であるフ
ルスキャンテスト方法は、順序回路をテストのための組
み合わせ回路に変換することにより、順序ＡＴＰＧの問
題を、効果的に解決する。さらに、大規模の産業用回路
を扱うことのできる組み合わせＡＴＰＧプログラムの能
力は、フルスキャン法との合体が比較的容易なこととあ
わせて、フルスキャンテストを産業上幅広く使用するこ
とを可能としている。
【０００４】それでもなお、フルスキャン法には、２つ
の重大な欠点、即ち、高い面積オーバーヘッドと長いテ
スト適用時間の問題がある。フルスキャン設計の面積オ
ーバーヘッドは、ＦＦをスキャン用ＦＦに置き換える必
要性と、スキャンクロック及びスキャンチェーンにとも
なうルーティング及びバッファリングオーバーヘッドに
由来する。長いテスト適用時間は、テストベクトルをス
キャンチェーンを介してシフトする必要性に起因してい
る。
の重大な欠点、即ち、高い面積オーバーヘッドと長いテ
スト適用時間の問題がある。フルスキャン設計の面積オ
ーバーヘッドは、ＦＦをスキャン用ＦＦに置き換える必
要性と、スキャンクロック及びスキャンチェーンにとも
なうルーティング及びバッファリングオーバーヘッドに
由来する。長いテスト適用時間は、テストベクトルをス
キャンチェーンを介してシフトする必要性に起因してい
る。
【０００５】特に、典型的な大容量低コスト用途に対し
ては、フルスキャンテストにともなう２０％〜３０％の
面積オーバーヘッドは、経済的には実行不能となるかも
しれない。同様に、このようなテストにともなう長いテ
スト時間も、実行可能でない場合がある。そこで、従来
の技術では、フルスキャンテスト法に代わる実行可能な
方法を発見するためにかなりの労力が費やされてきた。
ては、フルスキャンテストにともなう２０％〜３０％の
面積オーバーヘッドは、経済的には実行不能となるかも
しれない。同様に、このようなテストにともなう長いテ
スト時間も、実行可能でない場合がある。そこで、従来
の技術では、フルスキャンテスト法に代わる実行可能な
方法を発見するためにかなりの労力が費やされてきた。
【０００６】近年、フルスキャン法の上述した欠点を克
服するための試みとして、いくつかの部分スキャン技術
が開発された。例えば、Ｋ．Ｔ．ＣｈｅｎｇとＶ．Ｄ．
Ａｇｒａｗａｌによる「Ａ Ｐａｒｔｉａｌ Ｓｃａｎ
Ｍｅｔｈｏｄ ｆｏｒ Ｓｅｑｕｅｎｔｉａｌ Ｃｉ
ｒｃｕｉｔｓ ｗｉｔｈ Ｆｅｅｄｂａｃｋ」（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅ
ｒｓ、３９（４）：５４４〜５４８頁、１９９０年４
月）や、Ｄ．Ｈ．ＬｅｅとＳ．Ｍ．Ｒｅｄｄｙによる
「Ｏｎ Ｄｅｔｅｒｍｉｎｉｎｇ Ｓｃａｎ Ｆｌｉｐ
−Ｆｌｏｐｓ ｉｎＰａｒｔｉａｌ−Ｓｃａｎ Ｄｅｓ
ｉｇｎｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、
３２２〜３２５頁、１９９０年１１月）や、Ｖ．Ｃｈｉ
ｃｋｅｒｍａｎｅとＪ．Ｈ．Ｐａｔｅｌによる「Ａｎ
Ｏｐｔｉｍｉｚａｔｉｏｎ Ｂａｓｅｄ Ａｐｐｒｏａ
ｃｈ ｔｏ ｔｈｅ Ｐａｒｔｉａｌ Ｓｃａｎ Ｄｅ
ｓｉｇｎ Ｐｒｏｂｌｅｍ」（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｓ
ｔ Ｃｏｎｆｅｒｅｎｃｅ、３７７〜３８６頁、１９９
０年９月）を参照されたい。しかしながら、これら従来
の部分スキャン技術では、部分スキャンのスキャン用Ｆ
Ｆがフルスキャンより十分少ないことを保証するため
の、有効な順序回路自動テストパターン生成（ＡＴＰ
Ｇ）ツールの使用が必要である。
服するための試みとして、いくつかの部分スキャン技術
が開発された。例えば、Ｋ．Ｔ．ＣｈｅｎｇとＶ．Ｄ．
Ａｇｒａｗａｌによる「Ａ Ｐａｒｔｉａｌ Ｓｃａｎ
Ｍｅｔｈｏｄ ｆｏｒ Ｓｅｑｕｅｎｔｉａｌ Ｃｉ
ｒｃｕｉｔｓ ｗｉｔｈ Ｆｅｅｄｂａｃｋ」（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅ
ｒｓ、３９（４）：５４４〜５４８頁、１９９０年４
月）や、Ｄ．Ｈ．ＬｅｅとＳ．Ｍ．Ｒｅｄｄｙによる
「Ｏｎ Ｄｅｔｅｒｍｉｎｉｎｇ Ｓｃａｎ Ｆｌｉｐ
−Ｆｌｏｐｓ ｉｎＰａｒｔｉａｌ−Ｓｃａｎ Ｄｅｓ
ｉｇｎｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、
３２２〜３２５頁、１９９０年１１月）や、Ｖ．Ｃｈｉ
ｃｋｅｒｍａｎｅとＪ．Ｈ．Ｐａｔｅｌによる「Ａｎ
Ｏｐｔｉｍｉｚａｔｉｏｎ Ｂａｓｅｄ Ａｐｐｒｏａ
ｃｈ ｔｏ ｔｈｅ Ｐａｒｔｉａｌ Ｓｃａｎ Ｄｅ
ｓｉｇｎ Ｐｒｏｂｌｅｍ」（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｓ
ｔ Ｃｏｎｆｅｒｅｎｃｅ、３７７〜３８６頁、１９９
０年９月）を参照されたい。しかしながら、これら従来
の部分スキャン技術では、部分スキャンのスキャン用Ｆ
Ｆがフルスキャンより十分少ないことを保証するため
の、有効な順序回路自動テストパターン生成（ＡＴＰ
Ｇ）ツールの使用が必要である。
【０００７】テスト適用時間を減少させる方法の開発を
目指した最近の試みは、限られた成功しかおさめていな
い。通常、このような方法では、スキャンフリップフロ
ップを並列スキャンチェ−ンに配置したり、スキャンチ
ェーンを再構成する（例えば、Ｂ．Ｖｉｎｎａｋｏｔａ
及びＮ．Ｋ．Ｊｈａによる「Ｓｙｎｔｈｅｓｉｓ ｏｆ
Ｓｅｑｕｅｎｔｉａｌ Ｃｉｒｃｕｉｔｓ ｆｏｒ
Ｐａｒａｌｌｅｌ Ｓｃａｎ」（Ｐｒｏｃ． ｏｆ ｔ
ｈｅ Ｅｕｒｏｐｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ、３６６〜３７
０頁、１９９２年３月）、Ｓ．Ｎａｒａｙａｎａｎ及び
Ｍ．Ａ．Ｂｒｅｕｒによる「Ｒｅｃｏｎｆｉｇｕｒａｂ
ｌｅ Ｓｃａｎ Ｃｈａｉｎｓ：Ａ Ｎｏｖｅｌ Ａｐ
ｐｒｏａｃｈ ｔｏ Ｒｅｄｕｃｅ Ｔｅｓｔ Ａｐｐ
ｌｉｃａｔｉｏｎ Ｔｉｍｅ」（Ｐｒｏｃ． ｏｆ Ｉ
ＣＣＡＤ、７１０〜７１５頁、１９９３年）を参照）。
目指した最近の試みは、限られた成功しかおさめていな
い。通常、このような方法では、スキャンフリップフロ
ップを並列スキャンチェ−ンに配置したり、スキャンチ
ェーンを再構成する（例えば、Ｂ．Ｖｉｎｎａｋｏｔａ
及びＮ．Ｋ．Ｊｈａによる「Ｓｙｎｔｈｅｓｉｓ ｏｆ
Ｓｅｑｕｅｎｔｉａｌ Ｃｉｒｃｕｉｔｓ ｆｏｒ
Ｐａｒａｌｌｅｌ Ｓｃａｎ」（Ｐｒｏｃ． ｏｆ ｔ
ｈｅ Ｅｕｒｏｐｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ、３６６〜３７
０頁、１９９２年３月）、Ｓ．Ｎａｒａｙａｎａｎ及び
Ｍ．Ａ．Ｂｒｅｕｒによる「Ｒｅｃｏｎｆｉｇｕｒａｂ
ｌｅ Ｓｃａｎ Ｃｈａｉｎｓ：Ａ Ｎｏｖｅｌ Ａｐ
ｐｒｏａｃｈ ｔｏ Ｒｅｄｕｃｅ Ｔｅｓｔ Ａｐｐ
ｌｉｃａｔｉｏｎ Ｔｉｍｅ」（Ｐｒｏｃ． ｏｆ Ｉ
ＣＣＡＤ、７１０〜７１５頁、１９９３年）を参照）。
【０００８】ごく最近では、ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、２
４（２）、４５８〜４６２頁、１９８９年４月に掲載さ
れた「Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ａｌｇｏｒｉｔ
ｈｍｉｃ ＶＬＳＩ Ｓｙｎｔｈｅｓｉｓ ｗｉｔｈ
Ｔｅｓｔａｂｉｌｉｔｙ Ｉｎｃｏｒｐｏｒａｔｉｏ
ｎ」と題するＣ．Ｈ．Ｇｅｂｏｔｙｓ及びＭ．Ｉ．Ｅｌ
ｍａｓｒｙの論文に記載されているような組込み自己テ
スト（Built-In-Self-Test: ＢＩＳＴ）ベースのテスト
と、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏ
ｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、１３
（６）、７７７〜７８５頁、１９９４年６月に掲載され
た「Ｓｔｒｕｃｔｕｒａｌ ａｎｄ Ｂｅｈａｖｉｏｒ
ａｌ Ｓｙｎｔｈｅｓｉｓ ｆｏｒ Ｔｅｓｔａｂｉｌ
ｉｔｙ Ｔｅｃｈｎｉｑｕｅｓ」と題するＣ．Ｈ．Ｃｈ
ｅｎ、Ｔ．Ｋａｒｎｉｋ、Ｄ．Ｇ．Ｓａａｂの論文に記
載されているような順序回路ＡＴＰＧ法の両方につい
て、容易にテスト可能な回路を形成するための動作レベ
ル設計合成法が提案されている。
ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、２
４（２）、４５８〜４６２頁、１９８９年４月に掲載さ
れた「Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ａｌｇｏｒｉｔ
ｈｍｉｃ ＶＬＳＩ Ｓｙｎｔｈｅｓｉｓ ｗｉｔｈ
Ｔｅｓｔａｂｉｌｉｔｙ Ｉｎｃｏｒｐｏｒａｔｉｏ
ｎ」と題するＣ．Ｈ．Ｇｅｂｏｔｙｓ及びＭ．Ｉ．Ｅｌ
ｍａｓｒｙの論文に記載されているような組込み自己テ
スト（Built-In-Self-Test: ＢＩＳＴ）ベースのテスト
と、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏ
ｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、１３
（６）、７７７〜７８５頁、１９９４年６月に掲載され
た「Ｓｔｒｕｃｔｕｒａｌ ａｎｄ Ｂｅｈａｖｉｏｒ
ａｌ Ｓｙｎｔｈｅｓｉｓ ｆｏｒ Ｔｅｓｔａｂｉｌ
ｉｔｙ Ｔｅｃｈｎｉｑｕｅｓ」と題するＣ．Ｈ．Ｃｈ
ｅｎ、Ｔ．Ｋａｒｎｉｋ、Ｄ．Ｇ．Ｓａａｂの論文に記
載されているような順序回路ＡＴＰＧ法の両方につい
て、容易にテスト可能な回路を形成するための動作レベ
ル設計合成法が提案されている。
【０００９】しかしながら、従来のハイレベルＤＦＴ／
合成法は、例えば部分スキャン、順序回路ＡＴＰＧまた
はＢＩＳＴなどの選択されたＤＦＴ／テスト法に適した
回路しか生成しない。さらに、これらの方法は、ＤＳＰ
（ディジタル信号処理）フィルタや、データパスにおけ
る機能ユニットの支配性により特徴づけられるプロセッ
サ設計などの、データフロー／演算意図設計にのみ適用
可能である。
合成法は、例えば部分スキャン、順序回路ＡＴＰＧまた
はＢＩＳＴなどの選択されたＤＦＴ／テスト法に適した
回路しか生成しない。さらに、これらの方法は、ＤＳＰ
（ディジタル信号処理）フィルタや、データパスにおけ
る機能ユニットの支配性により特徴づけられるプロセッ
サ設計などの、データフロー／演算意図設計にのみ適用
可能である。
【００１０】
【発明が解決しようとする課題】そこで、組み合わせテ
ストパターンを用い、ハイレベル回路仕様により最小限
のテストハードウェアで済み、フルスキャンや並列スキ
ャンと比較してテスト適用時間をかなり減少でき、しか
も、単一のテスト法にのみ適合した特別なテスト簡易回
路を生成するにとどまるものではない、回路テスト方法
が求められている。
ストパターンを用い、ハイレベル回路仕様により最小限
のテストハードウェアで済み、フルスキャンや並列スキ
ャンと比較してテスト適用時間をかなり減少でき、しか
も、単一のテスト法にのみ適合した特別なテスト簡易回
路を生成するにとどまるものではない、回路テスト方法
が求められている。
【００１１】本発明の目的は、組み合わせＡＴＰＧを使
用することができるというフルスキャンテストの主な利
点を維持しつつ、その欠点、特に、フルスキャン法にと
もなう高い面積オーバーヘッド及び長いテスト適用時間
を排除した新規なテスト方法（以下これをＨ−ＳＣＡＮ
方法と呼ぶ）を提供することである。
用することができるというフルスキャンテストの主な利
点を維持しつつ、その欠点、特に、フルスキャン法にと
もなう高い面積オーバーヘッド及び長いテスト適用時間
を排除した新規なテスト方法（以下これをＨ−ＳＣＡＮ
方法と呼ぶ）を提供することである。
【００１２】
【課題を解決するための手段】本発明によるＨ−ＳＣＡ
Ｎ方法は、いかなるＲＴ(register transfer) レベル仕
様にも容易に適用できる実用的テスト（ＤＦＴ＋ＡＴＰ
Ｇ）方法を提供する。Ｈ−ＳＣＡＮでは、回路ＦＦに組
み合わせテストパターンをロードするために、回路のハ
イレベル仕様において利用可能なレジスタや他の構造の
既存の接続を利用する。
Ｎ方法は、いかなるＲＴ(register transfer) レベル仕
様にも容易に適用できる実用的テスト（ＤＦＴ＋ＡＴＰ
Ｇ）方法を提供する。Ｈ−ＳＣＡＮでは、回路ＦＦに組
み合わせテストパターンをロードするために、回路のハ
イレベル仕様において利用可能なレジスタや他の構造の
既存の接続を利用する。
【００１３】従来の並列スキャン法において行われてい
るような並列スキャンチェーンを付加することなく、回
路設計における固有の並列性(paralellism) を用いて１
つのクロックサイクルに複数のＦＦをロードすることに
より、テスト適用時間はかなり減少する。
るような並列スキャンチェーンを付加することなく、回
路設計における固有の並列性(paralellism) を用いて１
つのクロックサイクルに複数のＦＦをロードすることに
より、テスト適用時間はかなり減少する。
【００１４】限られた数の出力ピンを有する回路の場
合、Ｈ−ＳＣＡＮ法では、並列スキャン法に比べテスト
適用時間はかなり少ない。特に、Ｈ−ＳＣＡＮ法では、
ＦＦにとりこまれたテスト応答は、ＦＦの内容を並行し
てスキャンアウトするかわりに既存のオンチップ比較器
を用いて分析されるため、少数の出力ピンによって課せ
られる制限が除去される。
合、Ｈ−ＳＣＡＮ法では、並列スキャン法に比べテスト
適用時間はかなり少ない。特に、Ｈ−ＳＣＡＮ法では、
ＦＦにとりこまれたテスト応答は、ＦＦの内容を並行し
てスキャンアウトするかわりに既存のオンチップ比較器
を用いて分析されるため、少数の出力ピンによって課せ
られる制限が除去される。
【００１５】本発明のさらなる特徴及び利点は、以下の
説明から明らかになろう。
説明から明らかになろう。
【００１６】
【発明の実施の形態】本発明の好ましい実施例を図面を
参照して説明する。以下の説明において幾つかの図面を
同時に参照することもある。
参照して説明する。以下の説明において幾つかの図面を
同時に参照することもある。
【００１７】図１は、ＧＣＤ（greatest common diviso
r:最大公約数）回路について、ＶＨＤＬコードでの動作
記述を示している。この記述は、２つの１６ビットの数
であるｘｉｎ及びｙｉｎの最大公約数（ＧＣＤ）を計算
する方法を示している。動作仕様は、図２に示すように
ＲＴ(register transfer) レベル仕様に合成される。
r:最大公約数）回路について、ＶＨＤＬコードでの動作
記述を示している。この記述は、２つの１６ビットの数
であるｘｉｎ及びｙｉｎの最大公約数（ＧＣＤ）を計算
する方法を示している。動作仕様は、図２に示すように
ＲＴ(register transfer) レベル仕様に合成される。
【００１８】動作仕様におけるすべての動作は、ＲＴＬ
(register transfer level) 回路の機能ユニット上で実
行される。ＸやＹなどのレジスタは、アルゴリズム記述
における変数の中間値を保存するために用いられる。本
方法において、Ｘは、ＸＩＮ、Ｙ、図１の第１９行の減
算動作から割り当てられる。したがって、ＲＴＬ記述に
おけるＸに対応するレジスタは、回路入力ＸＩＮと、レ
ジスタＹと、減算動作が実行される減算ユニットｃ２３
の出力からの入力を有している。
(register transfer level) 回路の機能ユニット上で実
行される。ＸやＹなどのレジスタは、アルゴリズム記述
における変数の中間値を保存するために用いられる。本
方法において、Ｘは、ＸＩＮ、Ｙ、図１の第１９行の減
算動作から割り当てられる。したがって、ＲＴＬ記述に
おけるＸに対応するレジスタは、回路入力ＸＩＮと、レ
ジスタＹと、減算動作が実行される減算ユニットｃ２３
の出力からの入力を有している。
【００１９】これらの入力は、レジスタＸの入力側の、
マルチプレクサツリーを用いて選択される。マルチプレ
クサツリーは、レジスタＸ自身からの入力を有してい
る。なぜなら、あるクロックサイクルにおいては、Ｘ
は、他の３つのソースから割り当てられず、その値を、
後のクロックサイクルにおいて用いるために保持する必
要があるためである。回路は、１６ビットの出力ＯＵＴ
ＰＵＴ及び１ビットの出力ＲＤＹを有している。出力Ｏ
ＵＴＰＵＴは、ＲＤＹ出力が高くなった場合の、入力Ｘ
ＩＮ及びＹＩＮのＧＣＤの値をとる。
マルチプレクサツリーを用いて選択される。マルチプレ
クサツリーは、レジスタＸ自身からの入力を有してい
る。なぜなら、あるクロックサイクルにおいては、Ｘ
は、他の３つのソースから割り当てられず、その値を、
後のクロックサイクルにおいて用いるために保持する必
要があるためである。回路は、１６ビットの出力ＯＵＴ
ＰＵＴ及び１ビットの出力ＲＤＹを有している。出力Ｏ
ＵＴＰＵＴは、ＲＤＹ出力が高くなった場合の、入力Ｘ
ＩＮ及びＹＩＮのＧＣＤの値をとる。
【００２０】一例として、まず、従来のフルスキャン法
を用いてＧＣＤ回路をテストするために生じるオーバー
ヘッドについて説明する。例示のために、図２のＧＣＤ
回路の部分回路(subcircuit)について考える。部分回路
は、図３に示されている（フルスキャンに必要な修正／
追加がなされている）。部分回路は、元の回路における
レジスタＸ及びＹの各々の（１６個のフリップフロップ
のうちの）２個のフリップフロップと、対応する１ビッ
トマルチプレクサを有している。
を用いてＧＣＤ回路をテストするために生じるオーバー
ヘッドについて説明する。例示のために、図２のＧＣＤ
回路の部分回路(subcircuit)について考える。部分回路
は、図３に示されている（フルスキャンに必要な修正／
追加がなされている）。部分回路は、元の回路における
レジスタＸ及びＹの各々の（１６個のフリップフロップ
のうちの）２個のフリップフロップと、対応する１ビッ
トマルチプレクサを有している。
【００２１】このスキャン実現は、以下のスキャンチェ
ーンを形成していることが分かる。すなわち、（scanin
→ｘ０→ｙ０→ｘ１→ｙ１→scanout ）である。このチ
ェーンは、マルチプレクサ（３１０、３３０、３５０、
３７０）によって、接続された回路中の４個のＦＦ（３
００、３２０、３４０、３６０）すべてからなり、チェ
ーンへの入力としての主入力スキャンインと、チェーン
の出力としての主出力スキャンアウトを備えている。
ーンを形成していることが分かる。すなわち、（scanin
→ｘ０→ｙ０→ｘ１→ｙ１→scanout ）である。このチ
ェーンは、マルチプレクサ（３１０、３３０、３５０、
３７０）によって、接続された回路中の４個のＦＦ（３
００、３２０、３４０、３６０）すべてからなり、チェ
ーンへの入力としての主入力スキャンインと、チェーン
の出力としての主出力スキャンアウトを備えている。
【００２２】test入力がhigh状態になると、ＦＦは、sc
anin入力を用いてテストパターンにおけるシフトを行う
ために用いることのできるシフトレジスタとしての動作
を始める。テストベクトルを回路に加えるために、テス
ト信号を低くする。次に、ＦＦにとりこまれた回路応答
は、test入力を高くすることによって、scanout ピンを
介してシフトアウトされる。
anin入力を用いてテストパターンにおけるシフトを行う
ために用いることのできるシフトレジスタとしての動作
を始める。テストベクトルを回路に加えるために、テス
ト信号を低くする。次に、ＦＦにとりこまれた回路応答
は、test入力を高くすることによって、scanout ピンを
介してシフトアウトされる。
【００２３】このようなスキャン手法の欠点は、数多く
ある。第１に、回路中の６８個のＦＦの各々を、入力側
にマルチプレクサをもち通常のＦＦの機能性を示すスキ
ャン用ＦＦに置き換えなければならないことである。第
２に、スキャンチェーン及びtestピンをスキャン用ＦＦ
内の６８個のマルチプレクサに接続するために特別なル
ーティングが必要であることである。最後に、実際の実
現形態においては、テスト信号の高いファンアウトのた
め、testピンとマルチプレクサ入力の間にバッファを付
加しなければならない。
ある。第１に、回路中の６８個のＦＦの各々を、入力側
にマルチプレクサをもち通常のＦＦの機能性を示すスキ
ャン用ＦＦに置き換えなければならないことである。第
２に、スキャンチェーン及びtestピンをスキャン用ＦＦ
内の６８個のマルチプレクサに接続するために特別なル
ーティングが必要であることである。最後に、実際の実
現形態においては、テスト信号の高いファンアウトのた
め、testピンとマルチプレクサ入力の間にバッファを付
加しなければならない。
【００２４】図１４に示した結果から明らかなように、
ＧＣＤ回路についてのフルスキャンを組み込むための面
積オーバーヘッドは、約１７％であり、テスト適用時間
は、非常に長い。さらに、組み合わせテストパターン発
生器が用いられ、ＧＣＤにおけるすべての故障をテスト
するために２６０個のパターンを生成した。回路内に
は、６８個のＦＦがあるため、各パターンをＦＦにロー
ドしてテストパターンを適用するために、６９個のクロ
ックサイクルが必要である。そこで、この回路をテスト
するために必要なクロックサイクルの総数は、１８００
７個と計算できる。
ＧＣＤ回路についてのフルスキャンを組み込むための面
積オーバーヘッドは、約１７％であり、テスト適用時間
は、非常に長い。さらに、組み合わせテストパターン発
生器が用いられ、ＧＣＤにおけるすべての故障をテスト
するために２６０個のパターンを生成した。回路内に
は、６８個のＦＦがあるため、各パターンをＦＦにロー
ドしてテストパターンを適用するために、６９個のクロ
ックサイクルが必要である。そこで、この回路をテスト
するために必要なクロックサイクルの総数は、１８００
７個と計算できる。
【００２５】上記の欠点は、ＲＴＬ回路内にすでに存在
しているパスを用いることにより、かなり減少させるか
もしくは除去することができる。既に述べたように、ス
キャン実現形態では、パターンをＦＦ内外にシフトする
ために用いることができるマルチプレクサを介して、ス
キャンチェーン内のＦＦを接続する。
しているパスを用いることにより、かなり減少させるか
もしくは除去することができる。既に述べたように、ス
キャン実現形態では、パターンをＦＦ内外にシフトする
ために用いることができるマルチプレクサを介して、ス
キャンチェーン内のＦＦを接続する。
【００２６】ここで、図４に示す回路について考えてみ
よう。この回路は、図３において用いたのと同じＧＣＤ
の部分回路のＨ−ＳＣＡＮ実現である。Ｈ−ＳＣＡＮの
ために追加されたものは、太字で示した４つのゲート
（４００、４２０、４３０、４４０）だけである。マル
チプレクサを通過する次のパスは、回路内に既に存在し
ている。
よう。この回路は、図３において用いたのと同じＧＣＤ
の部分回路のＨ−ＳＣＡＮ実現である。Ｈ−ＳＣＡＮの
ために追加されたものは、太字で示した４つのゲート
（４００、４２０、４３０、４４０）だけである。マル
チプレクサを通過する次のパスは、回路内に既に存在し
ている。
【００２７】 ＹＩＮ０→Ｙ０→Ｘ０及びＹＩＮ１→Ｙ１→Ｘ１ ＹＩＮ０及びＹＩＮ１は入力であるため、Ｘ０及びＸ１
が主出力であると仮定すると、元の回路自体における２
つの並列スキャンチェーンに必要な基本構造が存在して
いる。当業者であれば図４から分かるように、テストモ
ードにおいてこれら２つのチェーンにテストパターンを
スキャンインさせるために、２個のＡＮＤゲート及び２
個のＯＲゲートをtest入力に沿って追加しなければなら
ない。
が主出力であると仮定すると、元の回路自体における２
つの並列スキャンチェーンに必要な基本構造が存在して
いる。当業者であれば図４から分かるように、テストモ
ードにおいてこれら２つのチェーンにテストパターンを
スキャンインさせるために、２個のＡＮＤゲート及び２
個のＯＲゲートをtest入力に沿って追加しなければなら
ない。
【００２８】上述したようにテストパターンをスキャン
インするために用いることができる幾つかの並列パス
は、ＧＣＤ回路内にすでに存在している。明確にすべき
点として、パスが２個のレジスタの間に存在すると言う
場合には、マルチプレクサのみを介したパスのことを指
している。図２のＧＣＤ回路内のレジスタ間のパスは、
図６（ａ）のコネクティヴィティ・グラフ（接続グラ
フ）によって示されている。例えば、図２において、１
６ビット入力ＹＩＮは、２個の１６ビットマルチプレク
サを介して１６ビットレジスタＹに接続されている。
インするために用いることができる幾つかの並列パス
は、ＧＣＤ回路内にすでに存在している。明確にすべき
点として、パスが２個のレジスタの間に存在すると言う
場合には、マルチプレクサのみを介したパスのことを指
している。図２のＧＣＤ回路内のレジスタ間のパスは、
図６（ａ）のコネクティヴィティ・グラフ（接続グラ
フ）によって示されている。例えば、図２において、１
６ビット入力ＹＩＮは、２個の１６ビットマルチプレク
サを介して１６ビットレジスタＹに接続されている。
【００２９】このパスに対応するものは、図６（ａ）の
コネクティヴィティ・グラフ（接続グラフ）中のノード
ＹＩＮとＹとの間の辺(edge)である。図５は、完全なＲ
ＴレベルＧＣＤ回路を、テスト中に並列パスを制御する
ために本発明の方法によって付加されたテスト回路とと
もに示している。テストパターンをＧＣＤ回路内にスキ
ャンインするために用いられるパスの概念図を図６
（ｂ）に示し、この同じパスのビットレベル図を図６
（ｃ）に示す。
コネクティヴィティ・グラフ（接続グラフ）中のノード
ＹＩＮとＹとの間の辺(edge)である。図５は、完全なＲ
ＴレベルＧＣＤ回路を、テスト中に並列パスを制御する
ために本発明の方法によって付加されたテスト回路とと
もに示している。テストパターンをＧＣＤ回路内にスキ
ャンインするために用いられるパスの概念図を図６
（ｂ）に示し、この同じパスのビットレベル図を図６
（ｃ）に示す。
【００３０】ここで、いくつか留意すべき点がある。第
１に、図６（ｂ）に示したパスは、ビット幅が１よりも
大きい場合がある。さらに、ＹＩＮ［１５−０］からＹ
［１５−０］への矢印が示されているため、これは１６
個の並列パスに対応している。同様に、Ｈ［３−１］か
らｓｔａｔｅ［２−０］への矢印は、３個の並列パスに
対応している。
１に、図６（ｂ）に示したパスは、ビット幅が１よりも
大きい場合がある。さらに、ＹＩＮ［１５−０］からＹ
［１５−０］への矢印が示されているため、これは１６
個の並列パスに対応している。同様に、Ｈ［３−１］か
らｓｔａｔｅ［２−０］への矢印は、３個の並列パスに
対応している。
【００３１】第２に、元の回路においては、図６（ａ）
のコネクティヴィティ・グラフ（接続グラフ）に示され
ているように、図６（ｂ）のパスの多くに対応する１つ
のパスがある。例えば、ＧＣＤ回路内には、ＹＩＮから
Ｙへ向かうパスがある。実際に、図６（ｂ）の矢印のう
ち、元の回路においてマルチプレクサのみを通過するパ
スに対応するものがないのは、以下のとおりである。Ｈ
［１５−４］からＯＵＴＰＵＴ［１５−４］へ、Ｈ［３
−１］からｓｔａｔｅ［２−０］へ、Ｈ［０−０］から
ＲＤＹ［０−０］へ、ｓｔａｔｅ［２−０］からＯＵＴ
ＰＵＴ［３−１］へ、ＲＤＹ［０−０］からＯＵＴＰＵ
Ｔ［０−０］へ。
のコネクティヴィティ・グラフ（接続グラフ）に示され
ているように、図６（ｂ）のパスの多くに対応する１つ
のパスがある。例えば、ＧＣＤ回路内には、ＹＩＮから
Ｙへ向かうパスがある。実際に、図６（ｂ）の矢印のう
ち、元の回路においてマルチプレクサのみを通過するパ
スに対応するものがないのは、以下のとおりである。Ｈ
［１５−４］からＯＵＴＰＵＴ［１５−４］へ、Ｈ［３
−１］からｓｔａｔｅ［２−０］へ、Ｈ［０−０］から
ＲＤＹ［０−０］へ、ｓｔａｔｅ［２−０］からＯＵＴ
ＰＵＴ［３−１］へ、ＲＤＹ［０−０］からＯＵＴＰＵ
Ｔ［０−０］へ。
【００３２】ＧＣＤ回路内にこれらのパスを生成するた
めに、図５に示すように、１９個の１ビットマルチプレ
クサを、追加しなければならない。このように、Ｈ−Ｓ
ＣＡＮ方法は、ＲＴレベル回路内に存在するマルチプレ
クサを通過するパスを利用し、必要な時のみ臨時のマル
チプレクサを付加して、ＲＴレベルにおける、並列スキ
ャンチェーンを生成する。
めに、図５に示すように、１９個の１ビットマルチプレ
クサを、追加しなければならない。このように、Ｈ−Ｓ
ＣＡＮ方法は、ＲＴレベル回路内に存在するマルチプレ
クサを通過するパスを利用し、必要な時のみ臨時のマル
チプレクサを付加して、ＲＴレベルにおける、並列スキ
ャンチェーンを生成する。
【００３３】面積オーバーヘッド削減 ここで、本発明のＨ−ＳＣＡＮ方法を用いた結果の面積
オーバーヘッドを分析し、従来のＳＣＡＮ実現形態とこ
れを比較することが有用であろう。当業者であれば、面
積オーバーヘッドには２つの構成要素、即ち付加される
マルチプレクサによるオーバーヘッドとテストモードに
おいてマルチプレクサを制御するために付加されるＡＮ
Ｄ／ＯＲゲートによるオーバーヘッドがあることが即座
に理解されよう。
オーバーヘッドを分析し、従来のＳＣＡＮ実現形態とこ
れを比較することが有用であろう。当業者であれば、面
積オーバーヘッドには２つの構成要素、即ち付加される
マルチプレクサによるオーバーヘッドとテストモードに
おいてマルチプレクサを制御するために付加されるＡＮ
Ｄ／ＯＲゲートによるオーバーヘッドがあることが即座
に理解されよう。
【００３４】従来のスキャン手法と同じく、Ｈ−ＳＣＡ
Ｎは、ＦＦ間にスキャンパスを生成する。しかしなが
ら、ここでは、従来のスキャン手法とは異なり、既に回
路内に存在しているマルチプレクサを介するＦＦ間のパ
スを再利用するために、ＲＴレベル情報を使用してい
る。このようなパスが存在しない場合に、Ｈ−ＳＣＡＮ
は、マルチプレクサを導入する。
Ｎは、ＦＦ間にスキャンパスを生成する。しかしなが
ら、ここでは、従来のスキャン手法とは異なり、既に回
路内に存在しているマルチプレクサを介するＦＦ間のパ
スを再利用するために、ＲＴレベル情報を使用してい
る。このようなパスが存在しない場合に、Ｈ−ＳＣＡＮ
は、マルチプレクサを導入する。
【００３５】図５から明らかなように、Ｈ−ＳＣＡＮ
は、ＧＣＤに対して、１９個の１ビットマルチプレクサ
を導入した。これは、フルスキャンには６８個が必要で
あることとは極だった対照をなしている。これは、同一
スキャンチェーン上にあるものとして選択された２個の
ＦＦ間にマルチプレクサを介するパスがある場合、Ｈ−
ＳＣＡＮは、マルチプレクサを導入せず、テストモード
の間パスを制御するための制御ロジック中にゲートを導
入するだけであるという事実に部分的に基づいている。
は、ＧＣＤに対して、１９個の１ビットマルチプレクサ
を導入した。これは、フルスキャンには６８個が必要で
あることとは極だった対照をなしている。これは、同一
スキャンチェーン上にあるものとして選択された２個の
ＦＦ間にマルチプレクサを介するパスがある場合、Ｈ−
ＳＣＡＮは、マルチプレクサを導入せず、テストモード
の間パスを制御するための制御ロジック中にゲートを導
入するだけであるという事実に部分的に基づいている。
【００３６】一例として、図５の２個の１６ビットマル
チプレクサを介するＹＩＮからＹへの１６ビット並列パ
スについて考えてみよう。テスト中に、マルチプレクサ
を制御するために、２個のＯＲゲートが導入される。Ｏ
Ｒゲートへの入力のうちの１つは、マルチプレクサに対
する元々の制御信号であり、第２の入力はtest入力であ
る。test信号がhighの場合には、ＹＩＮの１６個のビッ
トすべては、並列に、Ｙと接続される。
チプレクサを介するＹＩＮからＹへの１６ビット並列パ
スについて考えてみよう。テスト中に、マルチプレクサ
を制御するために、２個のＯＲゲートが導入される。Ｏ
Ｒゲートへの入力のうちの１つは、マルチプレクサに対
する元々の制御信号であり、第２の入力はtest入力であ
る。test信号がhighの場合には、ＹＩＮの１６個のビッ
トすべては、並列に、Ｙと接続される。
【００３７】明らかなように、２個の１６ビットマルチ
プレクサの各々は、１個の制御信号を有している。した
がって、各１６ビットマルチプレクサには、１個のＯＲ
ゲートのみが必要である。従来のスキャン方法であれ
ば、Ｙに対応する１６個のＦＦを、各々が通常のＦＦ及
びマルチプレクサを含む１６個のスキャン用ＦＦに置き
かえることになる。
プレクサの各々は、１個の制御信号を有している。した
がって、各１６ビットマルチプレクサには、１個のＯＲ
ゲートのみが必要である。従来のスキャン方法であれ
ば、Ｙに対応する１６個のＦＦを、各々が通常のＦＦ及
びマルチプレクサを含む１６個のスキャン用ＦＦに置き
かえることになる。
【００３８】面積オーバーヘッド分析にともなう隠れた
コストは、スキャン実現法によって導入される余分な配
線に関係している。具体的に、パスが元の回路内に既に
存在しているＹＩＮ及びＹに対応するＦＦについて考え
てみよう。従来のスキャンの場合、Ｙに対応する１６個
のＦＦを１６個のスキャン用ＦＦに置き換えるだけでな
く、スキャンチェーン内の各スキャン用ＦＦを接続する
ネットをルートティングすることが、さらに、１６個の
スキャンＦＦ内の１ビットマルチプレクサの各々の制御
入力にテスト入力をルーティングすることが必要であ
る。
コストは、スキャン実現法によって導入される余分な配
線に関係している。具体的に、パスが元の回路内に既に
存在しているＹＩＮ及びＹに対応するＦＦについて考え
てみよう。従来のスキャンの場合、Ｙに対応する１６個
のＦＦを１６個のスキャン用ＦＦに置き換えるだけでな
く、スキャンチェーン内の各スキャン用ＦＦを接続する
ネットをルートティングすることが、さらに、１６個の
スキャンＦＦ内の１ビットマルチプレクサの各々の制御
入力にテスト入力をルーティングすることが必要であ
る。
【００３９】対照的に、本発明の主題であるＨ−ＳＣＡ
Ｎ方法においては、テスト入力を２個のＯＲゲートのみ
にルーティングすればよい。ＯＲゲートの出力が、元の
回路内のマルチプレクサに対する制御信号にとって換わ
る。したがって、ＯＲゲートの出力をマルチプレクサに
ルーティングするための余分な面積オーバーヘッドはな
い。ここで重要なこととして、Ｈ−ＳＣＡＮの最終レイ
アウト面積オーバーヘッドは、フルスキャン実現形態の
場合の１７％に比べ、わずか５％にすぎない。
Ｎ方法においては、テスト入力を２個のＯＲゲートのみ
にルーティングすればよい。ＯＲゲートの出力が、元の
回路内のマルチプレクサに対する制御信号にとって換わ
る。したがって、ＯＲゲートの出力をマルチプレクサに
ルーティングするための余分な面積オーバーヘッドはな
い。ここで重要なこととして、Ｈ−ＳＣＡＮの最終レイ
アウト面積オーバーヘッドは、フルスキャン実現形態の
場合の１７％に比べ、わずか５％にすぎない。
【００４０】テスト適用時間オーバーヘッド 図６に示すように、Ｈ−ＳＣＡＮ方法によって合成され
た回路には、１６個の有効スキャンチェーンが並列に存
在している。しかしながら、これらのチェーンのうち４
個は、長さが５であり、残りの１２個の長さは４であ
る。不均衡なチェーンをもつことの意味は、ＦＦをロー
ドする際、最初のクロックサイクルにおいて、Ｏ３〜Ｏ
０の値は、ＹＩＮ３〜ＹＩＮ０を介してロードされると
いうことである。よって、入力ＹＩＮ１５〜ＹＩＮ４
は、最初のクロックサイクルにおいては、利用されな
い。したがって、並行にロードされるテストデータのビ
ット数は、実効的には、６８÷５すなわち１３．６であ
る。しかしながら、これは、従来のスキャンでは、１ク
ロックサイクルにつきロードされるのが１ビットである
ことと比較すると非常に高い。
た回路には、１６個の有効スキャンチェーンが並列に存
在している。しかしながら、これらのチェーンのうち４
個は、長さが５であり、残りの１２個の長さは４であ
る。不均衡なチェーンをもつことの意味は、ＦＦをロー
ドする際、最初のクロックサイクルにおいて、Ｏ３〜Ｏ
０の値は、ＹＩＮ３〜ＹＩＮ０を介してロードされると
いうことである。よって、入力ＹＩＮ１５〜ＹＩＮ４
は、最初のクロックサイクルにおいては、利用されな
い。したがって、並行にロードされるテストデータのビ
ット数は、実効的には、６８÷５すなわち１３．６であ
る。しかしながら、これは、従来のスキャンでは、１ク
ロックサイクルにつきロードされるのが１ビットである
ことと比較すると非常に高い。
【００４１】量的な比較のために、従来のフルスキャン
方法を用いたテスト適用時間と本発明のＨ−ＳＣＡＮ方
法を用いたテスト適用時間を計算してもよい。すなわ
ち、ＧＣＤ回路は、６８個のＦＦを有している。従来の
スキャンを用いて各テストパターンをロードするには、
６８個のクロックサイクルが必要である。１クロックサ
イクルが、テストパターンを適用するために必要であ
る。最後のテストパターンが適用された後、ＦＦをフラ
ッシュアウトするために６７個のクロックサイクルが必
要である。
方法を用いたテスト適用時間と本発明のＨ−ＳＣＡＮ方
法を用いたテスト適用時間を計算してもよい。すなわ
ち、ＧＣＤ回路は、６８個のＦＦを有している。従来の
スキャンを用いて各テストパターンをロードするには、
６８個のクロックサイクルが必要である。１クロックサ
イクルが、テストパターンを適用するために必要であ
る。最後のテストパターンが適用された後、ＦＦをフラ
ッシュアウトするために６７個のクロックサイクルが必
要である。
【００４２】回路の出力の数により、形成可能な並列ス
キャンチェーンの数を制限される場合には、既に述べた
よりもさらにテスト適用時間を短縮することが可能であ
る。これは、ｃｈａｎｇｅ ｍａｋｅｒ回路により説明
する。そのＶＨＤＬ動作記述は図７に示されている。
キャンチェーンの数を制限される場合には、既に述べた
よりもさらにテスト適用時間を短縮することが可能であ
る。これは、ｃｈａｎｇｅ ｍａｋｅｒ回路により説明
する。そのＶＨＤＬ動作記述は図７に示されている。
【００４３】ｃｈａｎｇｅ ｍａｋｅｒ回路は、自動販
売機用の制御器を構成する３つの部分回路のうちの１つ
であり、その記述は、どの状態（クロックサイクル）に
おいてどの動作が実行されるべきか、ならびに、１つの
状態から別の状態への遷移の条件を定めている。スケジ
ュールの各状態における動作は、１クロックサイクルに
おいて実行される。
売機用の制御器を構成する３つの部分回路のうちの１つ
であり、その記述は、どの状態（クロックサイクル）に
おいてどの動作が実行されるべきか、ならびに、１つの
状態から別の状態への遷移の条件を定めている。スケジ
ュールの各状態における動作は、１クロックサイクルに
おいて実行される。
【００４４】クロック入力の他に、ｃｈａｎｇｅ ｍａ
ｋｅｒ回路は、全部で２６個の入力ピンに対してｍｙ
ｒｅｓｅｔ（１ビット）、ｉｔｅｍ ｓｔｂ（１ビッ
ト）、ｔｏｔａｌ（８ビット）、ｐｒｉｃｅ（８ビッ
ト）、ｎｕｍ ｃｏｉｎｓの入力を有している。出力
は、全部で４個の出力ピンに対してｃｏｉｎ（１ビッ
ト）、ｅｘａｃｔ ｃｈａｎｇｅ（１ビット）、ｃｈａ
ｎｇｅ ｓｔｂ（１ビット）、ｓｅｌ ｅｎａｂｌｅ
（１ビット）である。
ｋｅｒ回路は、全部で２６個の入力ピンに対してｍｙ
ｒｅｓｅｔ（１ビット）、ｉｔｅｍ ｓｔｂ（１ビッ
ト）、ｔｏｔａｌ（８ビット）、ｐｒｉｃｅ（８ビッ
ト）、ｎｕｍ ｃｏｉｎｓの入力を有している。出力
は、全部で４個の出力ピンに対してｃｏｉｎ（１ビッ
ト）、ｅｘａｃｔ ｃｈａｎｇｅ（１ビット）、ｃｈａ
ｎｇｅ ｓｔｂ（１ビット）、ｓｅｌ ｅｎａｂｌｅ
（１ビット）である。
【００４５】３つの８ビット内部変数、ｄｉｍｅ ｏｕ
ｔ、ｎｉｃｋｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅがあ
る。さらに、ｓ０〜ｓ４の５つの状態を符号化するため
に３ビットを必要とする内部変数ｓｔａｔｅがある。こ
れらの内部変数の各々に対応して、ＲＴレベル実現は、
３個の８ビットレジスタと１個の３ビットレジスタを有
している。また、４個の１ビット出力の各々に対して１
つのＦＦがあるから、回路内には、全部で３１個のＦＦ
がある（３×８＋３＋４＝３１）。よって、この回路に
は、従来の並列スキャン法を用いた最大４個の（＝mini
mum （１８，３１，４））並列スキャンチェーンがあ
る。
ｔ、ｎｉｃｋｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅがあ
る。さらに、ｓ０〜ｓ４の５つの状態を符号化するため
に３ビットを必要とする内部変数ｓｔａｔｅがある。こ
れらの内部変数の各々に対応して、ＲＴレベル実現は、
３個の８ビットレジスタと１個の３ビットレジスタを有
している。また、４個の１ビット出力の各々に対して１
つのＦＦがあるから、回路内には、全部で３１個のＦＦ
がある（３×８＋３＋４＝３１）。よって、この回路に
は、従来の並列スキャン法を用いた最大４個の（＝mini
mum （１８，３１，４））並列スキャンチェーンがあ
る。
【００４６】図８に注目すると、ｃｈａｎｇｅ ｍａｋ
ｅｒに対するＲＴレベル回路の部分で、説明に欠かせな
いのは比較器である。図７に示されているｃｈａｎｇｅ
ｍａｋｅｒのＶＨＤＬ記述を参照すると、比較器で実
行される比較動作は、（ｔｏｔａｌ＞ｐｒｉｃｅ）（第
１１行）と、（ｉｎｔ ｃｈａｎｇｅ＞５）（第３１
行）と、（ｄｉｍｅ ｏｕｔ）（第４４行）である。
ｅｒに対するＲＴレベル回路の部分で、説明に欠かせな
いのは比較器である。図７に示されているｃｈａｎｇｅ
ｍａｋｅｒのＶＨＤＬ記述を参照すると、比較器で実
行される比較動作は、（ｔｏｔａｌ＞ｐｒｉｃｅ）（第
１１行）と、（ｉｎｔ ｃｈａｎｇｅ＞５）（第３１
行）と、（ｄｉｍｅ ｏｕｔ）（第４４行）である。
【００４７】３つの動作が同一リソース上で実行或いは
共有可能である。なぜなら、それらは、（変数ｓｔａｔ
ｅによって与えられる）異なった状態ｓ０、ｓ２、ｓ３
においてそれぞれ実行されるからであり、したがって同
一クロックサイクルにおいては、同時に実行されること
はない。ここで、スケジュール化された動作記述におい
てｐｒｉｃｅがｉｎｔ ｃｈａｎｇｅと決して比較され
ることがなくても、比較器共有により、それら同一比較
器への入力とされる。
共有可能である。なぜなら、それらは、（変数ｓｔａｔ
ｅによって与えられる）異なった状態ｓ０、ｓ２、ｓ３
においてそれぞれ実行されるからであり、したがって同
一クロックサイクルにおいては、同時に実行されること
はない。ここで、スケジュール化された動作記述におい
てｐｒｉｃｅがｉｎｔ ｃｈａｎｇｅと決して比較され
ることがなくても、比較器共有により、それら同一比較
器への入力とされる。
【００４８】ｃｈａｎｇｅ ｍａｋｅｒにおけるレジス
タと上述した比較器のコネクティヴィティ・グラフ（接
続グラフ）を、図９に示す。矢印は、１つ以上のマルチ
プレクサを介する接続を示している。例えば、図８から
は、ｐｒｉｃｅとｉｎｔ ｃｈａｎｇｅが、２個のマル
チプレクサを介して比較器に接続されていることがわか
る。マルチプレクサを介するこれらの接続は、ｉｎｔ
ｃｈａｎｇｅから比較器への矢印と、ｐｒｉｃｅから比
較器への矢印で表現されている。
タと上述した比較器のコネクティヴィティ・グラフ（接
続グラフ）を、図９に示す。矢印は、１つ以上のマルチ
プレクサを介する接続を示している。例えば、図８から
は、ｐｒｉｃｅとｉｎｔ ｃｈａｎｇｅが、２個のマル
チプレクサを介して比較器に接続されていることがわか
る。マルチプレクサを介するこれらの接続は、ｉｎｔ
ｃｈａｎｇｅから比較器への矢印と、ｐｒｉｃｅから比
較器への矢印で表現されている。
【００４９】しかしながら、図１０に示されているよう
に、回路が４つの出力を有していても、回路中にすでに
存在している比較器を用いることによって、１０個の並
列スキャンチェーンを持つことが可能である。図１０に
は、２つの従来のスキャンチェーンがある。すなわち、 （ｉｔｅｍ ｓｔｂ→ｓｔａｔｅ（２）；→ｓｔａｔｅ
（０）→ｓｅｌ ｅｎａｂｌｅ）および （ｍｙ ｒｅｓｅｔ→ｓｔａｔｅ（１）→ｃｈａｎｇｅ
ｓｔｂ→ｃｏｉｎ） である。
に、回路が４つの出力を有していても、回路中にすでに
存在している比較器を用いることによって、１０個の並
列スキャンチェーンを持つことが可能である。図１０に
は、２つの従来のスキャンチェーンがある。すなわち、 （ｉｔｅｍ ｓｔｂ→ｓｔａｔｅ（２）；→ｓｔａｔｅ
（０）→ｓｅｌ ｅｎａｂｌｅ）および （ｍｙ ｒｅｓｅｔ→ｓｔａｔｅ（１）→ｃｈａｎｇｅ
ｓｔｂ→ｃｏｉｎ） である。
【００５０】３番目のチェーンは、以下のレジスタから
構成されている。即ち、（ｎｕｍ ｃｏｉｎｓ→ｄｉｍｅ
ｏｕｔ→ｎｉｃｋｅｌ ｏｕｔ→ｉｎｔ ｃｈａｎｇ
ｅ→ｅｘａｃｔ ｃｈａｎｇｅ）である。増補(augment
ed) スキャンチェーンと呼ばれるこの後者のチェーン
は、２つの顕著な特徴を持っている。第１に、ｉｎｔ ｃ
ｈａｎｇｅとｅｘａｃｔ ｃｈａｎｇｅの間に比較器を
有していることである。第２に、ｎｕｍ ｃｏｉｎｓか
らｉｎｔ ｃｈａｎｇｅまでのチェーンは、ビット幅８
を有し、一方、最後のレジスタｅｘａｃｔ ｃｈａｎｇ
ｅは、ビット幅がわずか１しかないことである。Ｈ−Ｓ
ＣＡＮ方法に必要な接続のうち、８ビットの接続（ｎｕ
ｍ ｃｏｉｎｓ→ｄｉｍｅ ｏｕｔ→ｎｉｃｋｅｌ ｏ
ｕｔ）は、図９のコネクティヴィティ・グラフ（接続グ
ラフ）において示されているように、元の回路内にすで
に存在している。
構成されている。即ち、（ｎｕｍ ｃｏｉｎｓ→ｄｉｍｅ
ｏｕｔ→ｎｉｃｋｅｌ ｏｕｔ→ｉｎｔ ｃｈａｎｇ
ｅ→ｅｘａｃｔ ｃｈａｎｇｅ）である。増補(augment
ed) スキャンチェーンと呼ばれるこの後者のチェーン
は、２つの顕著な特徴を持っている。第１に、ｉｎｔ ｃ
ｈａｎｇｅとｅｘａｃｔ ｃｈａｎｇｅの間に比較器を
有していることである。第２に、ｎｕｍ ｃｏｉｎｓか
らｉｎｔ ｃｈａｎｇｅまでのチェーンは、ビット幅８
を有し、一方、最後のレジスタｅｘａｃｔ ｃｈａｎｇ
ｅは、ビット幅がわずか１しかないことである。Ｈ−Ｓ
ＣＡＮ方法に必要な接続のうち、８ビットの接続（ｎｕ
ｍ ｃｏｉｎｓ→ｄｉｍｅ ｏｕｔ→ｎｉｃｋｅｌ ｏ
ｕｔ）は、図９のコネクティヴィティ・グラフ（接続グ
ラフ）において示されているように、元の回路内にすで
に存在している。
【００５１】チェーンへの入力ｎｕｍ ｃｏｉｎｓは、
８ビット幅であるため、レジスタｄｉｍｅ ｏｕｔ、ｎ
ｉｃｋｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅ中のＦＦ
は、並列にロードできることが明らかである。ｉｎｔ
ｃｈａｎｇｅとｐｒｉｃｅが同一のビットパターンを有
している場合には、“１”であり、ｉｎｔ ｃｈａｎｇ
ｅとｐｒｉｃｅが異なるビットパターンを有している場
合には“０”である比較器（＝）出力を、１ビットレジ
スタｅｘａｃｔ ｃｈａｎｇｅをロードするために、利
用する。
８ビット幅であるため、レジスタｄｉｍｅ ｏｕｔ、ｎ
ｉｃｋｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅ中のＦＦ
は、並列にロードできることが明らかである。ｉｎｔ
ｃｈａｎｇｅとｐｒｉｃｅが同一のビットパターンを有
している場合には、“１”であり、ｉｎｔ ｃｈａｎｇ
ｅとｐｒｉｃｅが異なるビットパターンを有している場
合には“０”である比較器（＝）出力を、１ビットレジ
スタｅｘａｃｔ ｃｈａｎｇｅをロードするために、利
用する。
【００５２】一例として、回路中の故障をテストするた
めに増補スキャンチェーン内のレジスタに以下のパター
ンをロードしなければならないと仮定する。
めに増補スキャンチェーン内のレジスタに以下のパター
ンをロードしなければならないと仮定する。
【００５３】 ｄｉｍｅ ｏｕｔ＝“００００００１０” ｎｉｃｋｅｌ ｏｕｔ＝“０００００１００” ｉｎｔ ｃｈａｎｇｅ＝“００００１０００” ｅｘａｃｔ ｃｈａｎｇｅ＝“１” そして、以下のパターンを、連続したクロックサイクル
において、入力ｎｕｍ ｃｏｉｎｓ及びｐｒｉｃｅに与え
なければならない。ここで、“ｘ”は、ｄｏｎ´ｔ ｃ
ａｒｅを意味している。
において、入力ｎｕｍ ｃｏｉｎｓ及びｐｒｉｃｅに与え
なければならない。ここで、“ｘ”は、ｄｏｎ´ｔ ｃ
ａｒｅを意味している。
【００５４】 クロックサイクル ｎｕｍ ｃｏｉｎｓ ｐｒｉｃｅ １ ００００００００ ｘｘｘｘｘｘｘｘ ２ ００００１０００ ｘｘｘｘｘｘｘｘ ３ ０００００１００ ｘｘｘｘｘｘｘｘ ４ ００００００１０ ００００００００ クロックサイクル１においてｎｕｍ ｃｏｉｎｓにロー
ドされたパターン“００００００００”は、クロックサ
イクル４においてｉｎｔ ｃｈａｎｇｅにロードされ、
ｅｘａｃｔ ｃｈａｎｇｅに“１”をロードするために
ｐｒｉｃｅに与えられたパターン“００００００００”
と比較される。
ドされたパターン“００００００００”は、クロックサ
イクル４においてｉｎｔ ｃｈａｎｇｅにロードされ、
ｅｘａｃｔ ｃｈａｎｇｅに“１”をロードするために
ｐｒｉｃｅに与えられたパターン“００００００００”
と比較される。
【００５５】ｅｘａｃｔ ｃｈａｎｇｅに“０”をロー
ドするために、４番目のクロックサイクルにおいて、パ
ターン“０００００００１”をｐｒｉｃｅに与えられる
かもしれない。８ビットレジスタｄｉｍｅ ｏｕｔ、ｎ
ｉｃｋｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅの各々は、１
クロックサイクル内でロードすることが可能であり、ｅ
ｘａｃｔ ｃｈａｎｇｅもまた、ロードするために１ク
ロックサイクルを必要とする。したがって、チェーン内
の２５個のＦＦをロードするには、従来のスキャンに必
要な２５個のクロックサイクルに代えて、全部で４つの
クロックサイクルで済む。
ドするために、４番目のクロックサイクルにおいて、パ
ターン“０００００００１”をｐｒｉｃｅに与えられる
かもしれない。８ビットレジスタｄｉｍｅ ｏｕｔ、ｎ
ｉｃｋｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅの各々は、１
クロックサイクル内でロードすることが可能であり、ｅ
ｘａｃｔ ｃｈａｎｇｅもまた、ロードするために１ク
ロックサイクルを必要とする。したがって、チェーン内
の２５個のＦＦをロードするには、従来のスキャンに必
要な２５個のクロックサイクルに代えて、全部で４つの
クロックサイクルで済む。
【００５６】レジスタｅｘａｃｔ ｃｈａｎｇｅの内容
は、１クロックサイクルで観察可能である。しかしなが
ら、ｄｉｍｅ ｏｕｔは８ビットレジスタであるため、
１ビット幅のチェーンの出力側で、１クロックサイクル
でその内容を観察することはできない。同様に、８ビッ
ト幅のレジスタｎｉｃｋｅｌ ｏｕｔ及びｉｎｔ ｃｈ
ａｎｇｅの内容も、それぞれ、１クロックサイクルでは
観察することができない。しかしながら、テストベクト
ルを与えた後のこれらのレジスタの期待値が、既知であ
るため、この期待値を入力ｐｒｉｃｅに与え、比較器の
出力を主出力においてサンプリングして、故障を検出す
ることが可能である。
は、１クロックサイクルで観察可能である。しかしなが
ら、ｄｉｍｅ ｏｕｔは８ビットレジスタであるため、
１ビット幅のチェーンの出力側で、１クロックサイクル
でその内容を観察することはできない。同様に、８ビッ
ト幅のレジスタｎｉｃｋｅｌ ｏｕｔ及びｉｎｔ ｃｈ
ａｎｇｅの内容も、それぞれ、１クロックサイクルでは
観察することができない。しかしながら、テストベクト
ルを与えた後のこれらのレジスタの期待値が、既知であ
るため、この期待値を入力ｐｒｉｃｅに与え、比較器の
出力を主出力においてサンプリングして、故障を検出す
ることが可能である。
【００５７】４つのクロックサイクル中の上記４つのパ
ターンをロードした後、第５のクロックサイクルにおい
てパターンを回路に与えたと仮定する。テストパターン
に対する故障のない回路の応答は以下のとおりである。
ターンをロードした後、第５のクロックサイクルにおい
てパターンを回路に与えたと仮定する。テストパターン
に対する故障のない回路の応答は以下のとおりである。
【００５８】 ｄｉｍｅ ｏｕｔ＝“０１１０００１０” ｎｉｃｋｅｌ ｏｕｔ＝“００１００００１” ｉｎｔ ｃｈａｎｇｅ＝“１１０１００１１” ｅｘａｃｔ ｃｈａｎｇｅ＝“１” 次に、以下のパターンが、次の３つのクロックサイクル
において入力ｐｒｉｃｅに与えられる。
において入力ｐｒｉｃｅに与えられる。
【００５９】 クロックサイクル ｎｕｍ ｃｏｉｎｓ ｐｒｉｃｅ ６ ｘｘｘｘｘｘｘｘ ０１１０００１０ ７ ｘｘｘｘｘｘｘｘ ００１００００１ ８ ｘｘｘｘｘｘｘｘ １１０１００１１ 上記のレジスタのいずれかにおいて取り込まれた回路応
答が、故障なしの回路の応答と一致しない場合には、比
較器の出力は“０”となる。比較器の出力は、ｅｘａｃ
ｔ ｃｈａｎｇｅを介して観察可能なため、出力ｅｘａ
ｃｔ ｃｈａｎｇｅが“０”である場合には、回路内に
故障がある。
答が、故障なしの回路の応答と一致しない場合には、比
較器の出力は“０”となる。比較器の出力は、ｅｘａｃ
ｔ ｃｈａｎｇｅを介して観察可能なため、出力ｅｘａ
ｃｔ ｃｈａｎｇｅが“０”である場合には、回路内に
故障がある。
【００６０】このように、回路の期待されたテスト応答
をそれらの入力に与え、既存の比較器を用いてチップ上
でそれらを比較することにより、１クロックサイクルで
８ビットレジスタに取り込まれた故障が検出される。
をそれらの入力に与え、既存の比較器を用いてチップ上
でそれらを比較することにより、１クロックサイクルで
８ビットレジスタに取り込まれた故障が検出される。
【００６１】ここで、ＦＦをロードするタスクとそれら
に取り込まれた回路応答を観察するタスクは、通常のス
キャン手法におけるスキャンインタスクと、スキャンア
ウトタスクのオーバーラップと同様に、オーバーラップ
させることができる。
に取り込まれた回路応答を観察するタスクは、通常のス
キャン手法におけるスキャンインタスクと、スキャンア
ウトタスクのオーバーラップと同様に、オーバーラップ
させることができる。
【００６２】ここで、本発明のテスト方法であるＨ−Ｓ
ＣＡＮの完全な概要を示すことが可能である。
ＣＡＮの完全な概要を示すことが可能である。
【００６３】最小限スキャン／増補スキャンチェーンを
備えたＲＴＬ回路の生成 Ｉ．コネクティヴィティ・グラフ（接続グラフ）は、ス
キャンチェーンや増補スキャンチェーン（以降単にチェ
ーンと呼ぶ）を形成するために用いられるＲＴＬ回路内
に存在するいくつかのパスを取り込んでいる。コネクテ
ィヴィティ・グラフ（接続グラフ）は、以下のように定
義される。
備えたＲＴＬ回路の生成 Ｉ．コネクティヴィティ・グラフ（接続グラフ）は、ス
キャンチェーンや増補スキャンチェーン（以降単にチェ
ーンと呼ぶ）を形成するために用いられるＲＴＬ回路内
に存在するいくつかのパスを取り込んでいる。コネクテ
ィヴィティ・グラフ（接続グラフ）は、以下のように定
義される。
【００６４】１．グラフには、ＲＴＬ回路内の各変数に
対してノードがある。ここで、変数とは、レジスタ、入
力、出力のうちのいずれかである。clock 入力は、対応
するノードを有していない。
対してノードがある。ここで、変数とは、レジスタ、入
力、出力のうちのいずれかである。clock 入力は、対応
するノードを有していない。
【００６５】２．グラフには、＝機能を有し入力の１つ
が回路入力である各比較器に対してノードがある。
が回路入力である各比較器に対してノードがある。
【００６６】３．ＲＴＬ回路内で、２つの変数間或いは
変数と比較器との間にパスがあり、そのパス上にマルチ
プレクサしかない場合、グラフ内の２つのノード間に有
向パスがある。
変数と比較器との間にパスがあり、そのパス上にマルチ
プレクサしかない場合、グラフ内の２つのノード間に有
向パスがある。
【００６７】ｃｈａｎｇｅ ｍａｋｅｒ回路に対するコ
ネクティヴィティ・グラフ（接続グラフ）が図９に示さ
れている。各変数のビット幅が与えられている。例え
ば、変数ｓｔａｔｅのビット幅は３であり、グラフ内の
他の変数には接続されていない。
ネクティヴィティ・グラフ（接続グラフ）が図９に示さ
れている。各変数のビット幅が与えられている。例え
ば、変数ｓｔａｔｅのビット幅は３であり、グラフ内の
他の変数には接続されていない。
【００６８】ＩＩ．グラフは、各変数が１つのチェーン
内に含まれるような複数のチェーンを形成するために用
いられる。増補スキャンチェーンを形成する場合、比較
器出力は、主出力を出力にもつレジスタに直接接続され
る。スキャンチェーンを生成する際、最大数の並列チェ
ーンを形成するためのあらゆる試みがなされ、同時に接
続グラフ内におけるノード間の接続の数を最小にする。
内に含まれるような複数のチェーンを形成するために用
いられる。増補スキャンチェーンを形成する場合、比較
器出力は、主出力を出力にもつレジスタに直接接続され
る。スキャンチェーンを生成する際、最大数の並列チェ
ーンを形成するためのあらゆる試みがなされ、同時に接
続グラフ内におけるノード間の接続の数を最小にする。
【００６９】ＩＩＩ．一旦スキャンチェーンが設定され
ると、テスト構造をＲＴＬ回路に挿入するために３つの
主なステップが必要となる。
ると、テスト構造をＲＴＬ回路に挿入するために３つの
主なステップが必要となる。
【００７０】１．テスト入力を回路に加える。
【００７１】２．チェーンにとって必要であるが、元の
接続グラフ内には存在しないあらゆる接続に対し、マル
チプレクサを導入し、テスト入力は、そのマルチプレク
サのセレクト入力に接続する。
接続グラフ内には存在しないあらゆる接続に対し、マル
チプレクサを導入し、テスト入力は、そのマルチプレク
サのセレクト入力に接続する。
【００７２】３．コネクティヴィティ・グラフ（接続グ
ラフ）内に既に存在する、チェーン内の２つの変数間の
各接続に対して、ＲＴＬ回路内の変数間に、マルチプレ
クサのみが介在するパスがある。テストモードの間パス
を活性化させるマルチプレクサに対する制御ロジックを
導く。例えば、図４において、ＹＩＮとＹの間の２つの
マルチプレクサのための制御信号は、テスト信号と論理
和演算（ＯＲ）する。制御を付加することで、テストモ
ードにおいて、テスト信号が高く、ＹＩＮがＹにロード
されることが保証される。
ラフ）内に既に存在する、チェーン内の２つの変数間の
各接続に対して、ＲＴＬ回路内の変数間に、マルチプレ
クサのみが介在するパスがある。テストモードの間パス
を活性化させるマルチプレクサに対する制御ロジックを
導く。例えば、図４において、ＹＩＮとＹの間の２つの
マルチプレクサのための制御信号は、テスト信号と論理
和演算（ＯＲ）する。制御を付加することで、テストモ
ードにおいて、テスト信号が高く、ＹＩＮがＹにロード
されることが保証される。
【００７３】ＩＶ．テスト構造を配してＲＴＬ回路を再
合成した後、公知のゲートレベル組み合わせテストパタ
ーン発生器を用いて組み合わせテストパターンを生成す
る。
合成した後、公知のゲートレベル組み合わせテストパタ
ーン発生器を用いて組み合わせテストパターンを生成す
る。
【００７４】増補チェーンを用いる場合には、テストパ
ターンに対する組み合わせ回路の応答を、計算すること
も必要である。テスト応答は、やはり公知の論理シミュ
レーションツールを用いることによって得られ、テスト
応答パターン集合と呼ばれる。テストパターン及びシミ
ュレーション結果は、問題の回路に対する順序テストを
生成するために用いられる。
ターンに対する組み合わせ回路の応答を、計算すること
も必要である。テスト応答は、やはり公知の論理シミュ
レーションツールを用いることによって得られ、テスト
応答パターン集合と呼ばれる。テストパターン及びシミ
ュレーション結果は、問題の回路に対する順序テストを
生成するために用いられる。
【００７５】Ｖ．本テスト方法における最後のステップ
は、組み合わせテストパターン集合及びテスト応答パタ
ーン集合を、回路の主入力に与えられる順序ベクトルの
集合に変換することである。
は、組み合わせテストパターン集合及びテスト応答パタ
ーン集合を、回路の主入力に与えられる順序ベクトルの
集合に変換することである。
【００７６】ｃｈａｎｇｅ ｍａｋｅｒ回路のためのこ
のステップを以下説明する。
のステップを以下説明する。
【００７７】図１０は、ｃｈａｎｇｅ ｍａｋｅｒ回路
についてのＨ−ＳＣＡＮにより生成されたチェーンを示
し、図１１はｃｈａｎｇｅ ｍａｋｅｒ回路のためのテ
ストパターン及びテスト応答を示し、図１２はｃｈａｎ
ｇｅ ｍａｋｅｒ回路のための順序テストパターンを示
す。
についてのＨ−ＳＣＡＮにより生成されたチェーンを示
し、図１１はｃｈａｎｇｅ ｍａｋｅｒ回路のためのテ
ストパターン及びテスト応答を示し、図１２はｃｈａｎ
ｇｅ ｍａｋｅｒ回路のための順序テストパターンを示
す。
【００７８】ｃｈａｎｇｅ ｍａｋｅｒ回路のための上
述のステップを説明するには、図１０の増補スキャンチ
ェーン内のレジスタ、即ちｄｉｍｅ ｏｕｔ、ｎｉｃｋ
ｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅ、ｅｘａｃｔ ｃｈ
ａｎｇｅを考慮するだけでよい。増補スキャンチェーン
への入力は、ｎｕｍ ｃｏｉｎｓ及びｔｏｔａｌであ
り、このチェーンは、比較器も備えている。
述のステップを説明するには、図１０の増補スキャンチ
ェーン内のレジスタ、即ちｄｉｍｅ ｏｕｔ、ｎｉｃｋ
ｅｌ ｏｕｔ、ｉｎｔ ｃｈａｎｇｅ、ｅｘａｃｔ ｃｈ
ａｎｇｅを考慮するだけでよい。増補スキャンチェーン
への入力は、ｎｕｍ ｃｏｉｎｓ及びｔｏｔａｌであ
り、このチェーンは、比較器も備えている。
【００７９】第１のクロックサイクルにおいて、パター
ン“００００００００”が、図１０に示すように、入力
ｎｕｍ ｃｏｉｎｓに与えられる。第４のクロックサイ
クルにおいて、与えられたパターンは、レジスタｉｎｔ
ｃｈａｎｇｅにシフトされる。パターン“０００００
００１”が、第４のクロックサイクルにおいて、入力ｔ
ｏｔａｌに与えられる。テストモードにおいて、ｉｎｔ
ｃｈａｎｇｅ及びｔｏｔａｌは比較器への入力である
ため、上記パターンは、実際には、比較器への入力であ
り、これらは、比較器の出力側で“０”を出力する。
ン“００００００００”が、図１０に示すように、入力
ｎｕｍ ｃｏｉｎｓに与えられる。第４のクロックサイ
クルにおいて、与えられたパターンは、レジスタｉｎｔ
ｃｈａｎｇｅにシフトされる。パターン“０００００
００１”が、第４のクロックサイクルにおいて、入力ｔ
ｏｔａｌに与えられる。テストモードにおいて、ｉｎｔ
ｃｈａｎｇｅ及びｔｏｔａｌは比較器への入力である
ため、上記パターンは、実際には、比較器への入力であ
り、これらは、比較器の出力側で“０”を出力する。
【００８０】テストパターン１によって要求されるよう
に、第５のクロックサイクルにおいて、“０”がｅｘａ
ｃｔ ｃｈａｎｇｅにロードされる。パターンＩ１、Ｎ
Ｏ１、Ｄ１が入力ｎｕｍ ｃｏｉｎｓに与えられ、第５
のクロックサイクルによって、レジスタｉｎｔ ｃｈａ
ｎｇｅ、ｎｉｃｋｅｌ ｏｕｔ、ｄｉｍｅ ｏｕｔにシ
フトされる。よって、第５のクロックサイクルによっ
て、増補スキャンチェーン内のレジスタは、テストパタ
ーン１によって要求されるように、ロードされる。さら
に、テストパターン１によって要求されるように、パタ
ーンＴ１、およびＮＣ１が、第５のクロックサイクルに
おいて、主入力ｔｏｔａｌおよびｎｕｍ ｃｏｉｎｓに与
えられる。
に、第５のクロックサイクルにおいて、“０”がｅｘａ
ｃｔ ｃｈａｎｇｅにロードされる。パターンＩ１、Ｎ
Ｏ１、Ｄ１が入力ｎｕｍ ｃｏｉｎｓに与えられ、第５
のクロックサイクルによって、レジスタｉｎｔ ｃｈａ
ｎｇｅ、ｎｉｃｋｅｌ ｏｕｔ、ｄｉｍｅ ｏｕｔにシ
フトされる。よって、第５のクロックサイクルによっ
て、増補スキャンチェーン内のレジスタは、テストパタ
ーン１によって要求されるように、ロードされる。さら
に、テストパターン１によって要求されるように、パタ
ーンＴ１、およびＮＣ１が、第５のクロックサイクルに
おいて、主入力ｔｏｔａｌおよびｎｕｍ ｃｏｉｎｓに与
えられる。
【００８１】パターンは、回路の組み合わせ部分に与え
られ、応答は回路レジスタ内に取り込まれる。ｅｘａｃ
ｔ ｃｈａｎｇｅに取り込まれた応答は、回路出力にお
いて、直接観察可能である。しかしながら、レジスタｉ
ｎｔ ｃｈａｎｇｅ、ｎｉｃｋｅｌ ｏｕｔ、ｄｉｍｅ
ｏｕｔに取り込まれた応答は、出力側において直接観
察することはできない。
られ、応答は回路レジスタ内に取り込まれる。ｅｘａｃ
ｔ ｃｈａｎｇｅに取り込まれた応答は、回路出力にお
いて、直接観察可能である。しかしながら、レジスタｉ
ｎｔ ｃｈａｎｇｅ、ｎｉｃｋｅｌ ｏｕｔ、ｄｉｍｅ
ｏｕｔに取り込まれた応答は、出力側において直接観
察することはできない。
【００８２】取り込まれた故障に対し、ｉｎｔ ｃｈａ
ｎｇｅに取り込まれたパターンを分析する手順について
説明する。テストパターン１を与えることにより、レジ
スタｉｎｔ ｃｈａｎｇｅに取り込まれることが予想さ
れるパターンは、Ｉ１ Ｒである。回路内に故障があり、
故障の影響がレジスタｉｎｔ ｃｈａｎｇｅのＦＦに取
り込まれた場合には、ｉｎｔ ｃｈａｎｇｅに取り込ま
れた応答はＩ１ Ｒと異なることになる。さもなければ、
Ｉ１ Ｒになる。故障がレジスタｉｎｔ ｃｈａｎｇｅに
取り込まれたかどうかを検出するために、パターンＩ１
Ｒ自身が、第６のクロックサイクルにおいて、入力ｔｏ
ｔａｌに与えられる。
ｎｇｅに取り込まれたパターンを分析する手順について
説明する。テストパターン１を与えることにより、レジ
スタｉｎｔ ｃｈａｎｇｅに取り込まれることが予想さ
れるパターンは、Ｉ１ Ｒである。回路内に故障があり、
故障の影響がレジスタｉｎｔ ｃｈａｎｇｅのＦＦに取
り込まれた場合には、ｉｎｔ ｃｈａｎｇｅに取り込ま
れた応答はＩ１ Ｒと異なることになる。さもなければ、
Ｉ１ Ｒになる。故障がレジスタｉｎｔ ｃｈａｎｇｅに
取り込まれたかどうかを検出するために、パターンＩ１
Ｒ自身が、第６のクロックサイクルにおいて、入力ｔｏ
ｔａｌに与えられる。
【００８３】ｔｏｔａｌ及びｉｎｔ ｃｈａｎｇｅは、
テストモードにおける比較器への入力であるため、ｉｎ
ｔ ｃｈａｎｇｅに取り込まれたパターンがＩ１ Ｒであ
る場合には、比較器の出力側に、“１”が出力され、さ
もなければ、“０”が出力される。この結果は、ｅｘａ
ｃｔ ｃｈａｎｇｅを介して、回路出力に伝達され、故
障がｉｎｔ ｃｈａｎｇｅに取り込まれたかどうかを決
定するために、第７のクロックサイクルにおいて、観察
することができる。
テストモードにおける比較器への入力であるため、ｉｎ
ｔ ｃｈａｎｇｅに取り込まれたパターンがＩ１ Ｒであ
る場合には、比較器の出力側に、“１”が出力され、さ
もなければ、“０”が出力される。この結果は、ｅｘａ
ｃｔ ｃｈａｎｇｅを介して、回路出力に伝達され、故
障がｉｎｔ ｃｈａｎｇｅに取り込まれたかどうかを決
定するために、第７のクロックサイクルにおいて、観察
することができる。
【００８４】同様に、ｎｉｃｋｅｌ ｏｕｔ及びｄｉｍ
ｅ ｏｕｔについての期待応答が、第７及び第８のクロ
ックサイクルにおいて、入力ｔｏｔａｌに与えられる。
これらは、第７及び第８のクロックサイクルにおいてレ
ジスタｉｎｔ ｃｈａｎｇｅにそれぞれシフトされたで
あろうｎｉｃｋｅｌ ｏｕｔ及びｄｉｍｅ ｏｕｔに取
り込まれた応答と比較される。第８或いは第９のサイク
ルにおいて出力ｅｘａｃｔ ｃｈａｎｇｅに“０”が観
察された場合には、ｎｉｃｋｅｌ ｏｕｔ或いはｄｉｍ
ｅ ｏｕｔ内の応答は、それぞれ、故障をもっている。
ｅ ｏｕｔについての期待応答が、第７及び第８のクロ
ックサイクルにおいて、入力ｔｏｔａｌに与えられる。
これらは、第７及び第８のクロックサイクルにおいてレ
ジスタｉｎｔ ｃｈａｎｇｅにそれぞれシフトされたで
あろうｎｉｃｋｅｌ ｏｕｔ及びｄｉｍｅ ｏｕｔに取
り込まれた応答と比較される。第８或いは第９のサイク
ルにおいて出力ｅｘａｃｔ ｃｈａｎｇｅに“０”が観
察された場合には、ｎｉｃｋｅｌ ｏｕｔ或いはｄｉｍ
ｅ ｏｕｔ内の応答は、それぞれ、故障をもっている。
【００８５】実験結果 ここでは、Ｈ−ＳＣＡＮテスト手法を、ＧＣＤアルゴリ
ズムとして実現された２つのＲＴ−レベル設計、及び、
先に述べた自動販売機制御器におけるｃｈａｎｇｅ ｍ
ａｋｅｒプロセスに適用した結果について述べる。
ズムとして実現された２つのＲＴ−レベル設計、及び、
先に述べた自動販売機制御器におけるｃｈａｎｇｅ ｍ
ａｋｅｒプロセスに適用した結果について述べる。
【００８６】ＲＴ−レベル設計は、既知の高レベル合成
ツールであるＳＥＣＯＮＤＳ（例えば、Ｓ．Ｂｈａｔｔ
ａｃｈａｒｙａ、Ｓ．Ｄｅｙ、Ｆ．Ｂｒｇｌｅｚによる
「Ｃｌｏｃｋ Ｐｅｒｉｏｄ Ｏｐｔｉｍｉｚａｔｉｏ
ｎ Ｄｕｒｉｎｇ Ｒｅｓｏｕｒｃｅ Ｓｈａｒｉｎｇ
ａｎｄ Ａｓｓｉｇｎｍｅｎｔ」（Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆ ｔｈｅ ３１ｓｔ ＡＣＭ／ＩＥＥＥ
Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅ
ｎｃｅ、１９５〜２００頁、１９９４年６月）参照）を
用いた動作仕様から得られた。次に、ＲＴ−レベル回路
は、別の既知の合成システムを用いて等価ゲート−レベ
ル回路に合成される。得られたＧＣＤ及びｃｈａｎｇｅ
ｍａｋｅｒ回路の特性を図１３に示し、テスト生成結
果をそれぞれが図１４及び図１５に示す。
ツールであるＳＥＣＯＮＤＳ（例えば、Ｓ．Ｂｈａｔｔ
ａｃｈａｒｙａ、Ｓ．Ｄｅｙ、Ｆ．Ｂｒｇｌｅｚによる
「Ｃｌｏｃｋ Ｐｅｒｉｏｄ Ｏｐｔｉｍｉｚａｔｉｏ
ｎ Ｄｕｒｉｎｇ Ｒｅｓｏｕｒｃｅ Ｓｈａｒｉｎｇ
ａｎｄ Ａｓｓｉｇｎｍｅｎｔ」（Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆ ｔｈｅ ３１ｓｔ ＡＣＭ／ＩＥＥＥ
Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅ
ｎｃｅ、１９５〜２００頁、１９９４年６月）参照）を
用いた動作仕様から得られた。次に、ＲＴ−レベル回路
は、別の既知の合成システムを用いて等価ゲート−レベ
ル回路に合成される。得られたＧＣＤ及びｃｈａｎｇｅ
ｍａｋｅｒ回路の特性を図１３に示し、テスト生成結
果をそれぞれが図１４及び図１５に示す。
【００８７】図１３に示した結果に関して、ＲＴレベル
構成要素、さらに、ゲートレベル構成要素であらわし
た、回路のサイズが与えられている。例えば、ＧＣＤ回
路は、６つの機能ユニット（「機能ユニット」の欄）を
有している。６つのＦＵは、１つの減算ユニットと、１
６ビット幅のデータ入力を有する３つの比較器と、２つ
の１ビット比較器ユニットによって構成されている。Ｇ
ＣＤ回路内には１７８個の１ビットマルチプレクサ
（「マルチプレクサ」の欄）があり、６個のレジスタ
（「レジスタ」の欄）がある。レジスタは、異なる数の
ＦＦを有していてもよい。
構成要素、さらに、ゲートレベル構成要素であらわし
た、回路のサイズが与えられている。例えば、ＧＣＤ回
路は、６つの機能ユニット（「機能ユニット」の欄）を
有している。６つのＦＵは、１つの減算ユニットと、１
６ビット幅のデータ入力を有する３つの比較器と、２つ
の１ビット比較器ユニットによって構成されている。Ｇ
ＣＤ回路内には１７８個の１ビットマルチプレクサ
（「マルチプレクサ」の欄）があり、６個のレジスタ
（「レジスタ」の欄）がある。レジスタは、異なる数の
ＦＦを有していてもよい。
【００８８】レジスタＹは１６個のＦＦを有し、一方Ｒ
ＤＹはＦＦを１個のみ有している。すべてのレジスタに
ついてＦＦの総数は、６８個であり（「ＦＦ」の欄）、
ＧＣＤのためのゲートの総数は、１１８９個である
（「ゲート」の欄）。
ＤＹはＦＦを１個のみ有している。すべてのレジスタに
ついてＦＦの総数は、６８個であり（「ＦＦ」の欄）、
ＧＣＤのためのゲートの総数は、１１８９個である
（「ゲート」の欄）。
【００８９】ｃｈａｎｇｅ ｍａｋｅｒ回路は６個の機
能ユニットと、１３４個の１ビットマルチプレクサと、
８個のレジスタとを有している。６個の機能ユニットと
は、２個の減算ユニットと、８ビット幅のデータ入力を
もつ２個の比較器と、２個の１ビット比較器ユニットか
らなる。
能ユニットと、１３４個の１ビットマルチプレクサと、
８個のレジスタとを有している。６個の機能ユニットと
は、２個の減算ユニットと、８ビット幅のデータ入力を
もつ２個の比較器と、２個の１ビット比較器ユニットか
らなる。
【００９０】図１４及び図１５には、ＧＣＤ及びｃｈａ
ｎｇｅ ｍａｋｅｒ回路上にフルスキャン手法及びＨ−
ＳＣＡＮを適用した結果がそれぞれ示されている。各Ｒ
Ｔ−レベル設計について、行ＯＲＩＧは、いかなるスキ
ャンももたない元回路を示し、行ＦＳＣＡＮは、既知の
ツールを用いて挿入された従来のスキャンチェーンをも
つフルスキャン回路を示し、行ＨＳＣＡＮは、本発明の
方法を元のＲＴ−レベル回路に適用することにより生成
された回路を示している。
ｎｇｅ ｍａｋｅｒ回路上にフルスキャン手法及びＨ−
ＳＣＡＮを適用した結果がそれぞれ示されている。各Ｒ
Ｔ−レベル設計について、行ＯＲＩＧは、いかなるスキ
ャンももたない元回路を示し、行ＦＳＣＡＮは、既知の
ツールを用いて挿入された従来のスキャンチェーンをも
つフルスキャン回路を示し、行ＨＳＣＡＮは、本発明の
方法を元のＲＴ−レベル回路に適用することにより生成
された回路を示している。
【００９１】報告されたテストハードウェアは、スキャ
ン用ＦＦやマルチプレクサなどのロジックを有するだけ
でなく、相互に接続している。例えば、ＧＣＤのフルス
キャン設計においては、６８個のスキャン用ＦＦをスキ
ャンチェーンに組み入れるために、６９個の相互接続が
必要である。又、テスト入力を、６８個のスキャン用Ｆ
Ｆにルーティングしなければならず、６８個の余分な相
互接続が生成される。すなわち、合計１３７個の相互接
続が、フルスキャン手法によって導入される。追加され
る３つのピンは、スキャンイン、スキャンアウト、テス
トのためのものである。Ｈ−ＳＣＡＮは、パターンを回
路ＦＦにロード及びアンロードするために回路入力及び
出力を用いるため、特別なピンであるｔｅｓｔピンが１
つだけ必要である。
ン用ＦＦやマルチプレクサなどのロジックを有するだけ
でなく、相互に接続している。例えば、ＧＣＤのフルス
キャン設計においては、６８個のスキャン用ＦＦをスキ
ャンチェーンに組み入れるために、６９個の相互接続が
必要である。又、テスト入力を、６８個のスキャン用Ｆ
Ｆにルーティングしなければならず、６８個の余分な相
互接続が生成される。すなわち、合計１３７個の相互接
続が、フルスキャン手法によって導入される。追加され
る３つのピンは、スキャンイン、スキャンアウト、テス
トのためのものである。Ｈ−ＳＣＡＮは、パターンを回
路ＦＦにロード及びアンロードするために回路入力及び
出力を用いるため、特別なピンであるｔｅｓｔピンが１
つだけ必要である。
【００９２】従来のフルスキャン実現と本発明の方法に
よる面積オーバーヘッドの差異を説明するために、各バ
ージョンについてのレイアウト面積を報告する。すなわ
ち、「テスト面積オーバーヘッド」の欄には、従来及び
本提案の手法の実現における、アクティブ及び配線オー
バーヘッドを含む面積オーバーヘッドとテスト信号など
の高ファンアウト信号のバッファリングのオーバーヘッ
ドが報告されている。テスト信号は、ＦＳＣＡＮ実現に
比べ、ＨＳＣＡＮ実現についてはかなり低いファンアウ
トを有しているため、ＨＳＣＡＮ手法はより少数のバッ
ファが導入される。ＧＣＤ設計の場合には、従来のフル
スキャン実現の面積オーバーヘッドは１７％であり、Ｈ
ＳＣＡＮの面積オーバーヘッドはわずかに５％であり、
これは、テスト面積オーバーヘッドにおいて７０％以上
の減少に当たる。同様に、ｃｈａｎｇｅ ｍａｋｅｒに
ついてのテスト面積オーバーヘッドの減少は、５０％で
ある。
よる面積オーバーヘッドの差異を説明するために、各バ
ージョンについてのレイアウト面積を報告する。すなわ
ち、「テスト面積オーバーヘッド」の欄には、従来及び
本提案の手法の実現における、アクティブ及び配線オー
バーヘッドを含む面積オーバーヘッドとテスト信号など
の高ファンアウト信号のバッファリングのオーバーヘッ
ドが報告されている。テスト信号は、ＦＳＣＡＮ実現に
比べ、ＨＳＣＡＮ実現についてはかなり低いファンアウ
トを有しているため、ＨＳＣＡＮ手法はより少数のバッ
ファが導入される。ＧＣＤ設計の場合には、従来のフル
スキャン実現の面積オーバーヘッドは１７％であり、Ｈ
ＳＣＡＮの面積オーバーヘッドはわずかに５％であり、
これは、テスト面積オーバーヘッドにおいて７０％以上
の減少に当たる。同様に、ｃｈａｎｇｅ ｍａｋｅｒに
ついてのテスト面積オーバーヘッドの減少は、５０％で
ある。
【００９３】これらの図１４及びず１５は、元の回路
（ＯＲＩＧ）、フルスキャン回路（ＦＳＣＡＮ）、ＨＳ
ＣＡＮ回路（ＨＳＣＡＮ）についてのテスト生成の結果
をも示している。（スキャンなしの）元回路（ＯＲＩ
Ｇ）に対しては、Ｐｒｏｃ． ＥＤＡＣ、２１４〜２１
８頁、１９９１年に掲載された「ＨＩＴＥＣ： Ａ ｔ
ｅｓｔ Ｇｅｎｅｒａｔｉｏｎ Ｐａｃｋａｇｅ ｆｏ
ｒ ＳｅｑｕｅｎｔｉａｌＣｉｒｃｕｉｔｓ」と題する
Ｔ．Ｍ．ＮｉｅｒｍａｎｎとＪ．Ｈ．Ｐａｔｅｌの論文
に記載された既知の順序ＡＴＰＧツールＨＩＴＥＣを用
いて、テストパターン生成が実行された。
（ＯＲＩＧ）、フルスキャン回路（ＦＳＣＡＮ）、ＨＳ
ＣＡＮ回路（ＨＳＣＡＮ）についてのテスト生成の結果
をも示している。（スキャンなしの）元回路（ＯＲＩ
Ｇ）に対しては、Ｐｒｏｃ． ＥＤＡＣ、２１４〜２１
８頁、１９９１年に掲載された「ＨＩＴＥＣ： Ａ ｔ
ｅｓｔ Ｇｅｎｅｒａｔｉｏｎ Ｐａｃｋａｇｅ ｆｏ
ｒ ＳｅｑｕｅｎｔｉａｌＣｉｒｃｕｉｔｓ」と題する
Ｔ．Ｍ．ＮｉｅｒｍａｎｎとＪ．Ｈ．Ｐａｔｅｌの論文
に記載された既知の順序ＡＴＰＧツールＨＩＴＥＣを用
いて、テストパターン生成が実行された。
【００９４】ＦＳＣＡＮ回路に対しては、ＩＥＥＥ Ｔ
ｒａｎｚａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ Ａ
ｉｄｅｄ Ｄｅｓｉｇｎ、Ｖｏｌ．９（Ｎｏ．７）、１
０１５〜１０２８頁、１９９３年７月に掲載された「Ａ
Ｔｒａｎｓｉｔｉｖｅ Ｃｌｏｓｕｒｅ Ａｌｇｏｒ
ｉｔｈｍ ｆｏｒ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ」
と題するＳ．Ｔ．Ｃｈａｋｒａｄｈａｒ、Ｖ．Ｄ．Ａｇ
ｒａｗａｌ、Ｓ．Ｇ．Ｒｏｔｈｗｅｉｌｅｒの論文に記
載された、別の既知の組み合わせＡＴＰＧツールを用い
てＡＴＰＧを実行した。ＨＳＣＡＮ回路に対しては、ま
ず組み合わせテストパターンをツールを用いて生成し、
上述したように自動的に順序テストパターンに変換し
た。最後に、生成されたテストパターンは、順序故障シ
ミュレータによって適用され、ＨＳＣＡＮ上のパターン
の有効性が測定される。
ｒａｎｚａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ Ａ
ｉｄｅｄ Ｄｅｓｉｇｎ、Ｖｏｌ．９（Ｎｏ．７）、１
０１５〜１０２８頁、１９９３年７月に掲載された「Ａ
Ｔｒａｎｓｉｔｉｖｅ Ｃｌｏｓｕｒｅ Ａｌｇｏｒ
ｉｔｈｍ ｆｏｒ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ」
と題するＳ．Ｔ．Ｃｈａｋｒａｄｈａｒ、Ｖ．Ｄ．Ａｇ
ｒａｗａｌ、Ｓ．Ｇ．Ｒｏｔｈｗｅｉｌｅｒの論文に記
載された、別の既知の組み合わせＡＴＰＧツールを用い
てＡＴＰＧを実行した。ＨＳＣＡＮ回路に対しては、ま
ず組み合わせテストパターンをツールを用いて生成し、
上述したように自動的に順序テストパターンに変換し
た。最後に、生成されたテストパターンは、順序故障シ
ミュレータによって適用され、ＨＳＣＡＮ上のパターン
の有効性が測定される。
【００９５】「故障の数（＃ of Faults）」の欄は、元
の回路（ＯＲＩＧ）についてＨＩＴＥＣによって判定さ
れた故障の数と、ＦＳＣＡＮ回路についてＴＲＡＮによ
って判定された故障の数と、ＨＳＣＡＮ回路について順
序故障シミュレータによって判定された故障の数を示し
ている。
の回路（ＯＲＩＧ）についてＨＩＴＥＣによって判定さ
れた故障の数と、ＦＳＣＡＮ回路についてＴＲＡＮによ
って判定された故障の数と、ＨＳＣＡＮ回路について順
序故障シミュレータによって判定された故障の数を示し
ている。
【００９６】これらの実験において、フルスキャン手法
に有利に、スキャンチェーン内の故障については判定せ
ず、Ｈ−ＳＣＡＮによって導入されたテストハードウェ
ア内の故障については判定した。ＦＣ欄及びＴＥ欄に
は、元の回路（ＯＲＩＧ）、フルスキャン回路（ＦＳＣ
ＡＮ）、ＨＳＣＡＮ回路（ＨＳＣＡＮ）についてＨＩＴ
ＥＣ、ＴＲＡＮ、本提案の技術によって得られた故障検
出率(Fault Coverage)のパーセント及びテスト効率(Tes
t Efficiency) のパーセントが報告されている。例え
ば、ＧＣＤ（図１４）の場合には、元の回路（ＯＲＩ
Ｇ）ではテスト効率は８０％にすぎないが、フルスキャ
ン方法（ＦＳＣＡＮ）では１００％のテスト効率が得ら
れ、本発明のＨＳＣＡＮでは、それに匹敵する９９．７
％のテスト効率が得られた。ここで、ＨＳＣＡＮ方法
は、従来のフルスキャン手法を用いずに、従来のフルス
キャン技術よりもかなり少ない面積オーバーヘッドで、
対等のテスト効率を達成できている。
に有利に、スキャンチェーン内の故障については判定せ
ず、Ｈ−ＳＣＡＮによって導入されたテストハードウェ
ア内の故障については判定した。ＦＣ欄及びＴＥ欄に
は、元の回路（ＯＲＩＧ）、フルスキャン回路（ＦＳＣ
ＡＮ）、ＨＳＣＡＮ回路（ＨＳＣＡＮ）についてＨＩＴ
ＥＣ、ＴＲＡＮ、本提案の技術によって得られた故障検
出率(Fault Coverage)のパーセント及びテスト効率(Tes
t Efficiency) のパーセントが報告されている。例え
ば、ＧＣＤ（図１４）の場合には、元の回路（ＯＲＩ
Ｇ）ではテスト効率は８０％にすぎないが、フルスキャ
ン方法（ＦＳＣＡＮ）では１００％のテスト効率が得ら
れ、本発明のＨＳＣＡＮでは、それに匹敵する９９．７
％のテスト効率が得られた。ここで、ＨＳＣＡＮ方法
は、従来のフルスキャン手法を用いずに、従来のフルス
キャン技術よりもかなり少ない面積オーバーヘッドで、
対等のテスト効率を達成できている。
【００９７】ＴＡＴ(Test Application Time) 欄には、
テストベクトルを与えるために必要なクロックサイクル
の数が報告されている。例えば、ＧＣＤ（図１４）の場
合には、本提案のＨＳＣＡＮスキームを用いると、テス
ト適用時間(Test Application Time) がフルスキャン方
法（ＦＳＣＡＮ）の場合の１０分の１以上に減少するこ
とがわかる。
テストベクトルを与えるために必要なクロックサイクル
の数が報告されている。例えば、ＧＣＤ（図１４）の場
合には、本提案のＨＳＣＡＮスキームを用いると、テス
ト適用時間(Test Application Time) がフルスキャン方
法（ＦＳＣＡＮ）の場合の１０分の１以上に減少するこ
とがわかる。
【００９８】ｃｈａｎｇｅ ｍａｋｅｒ（図１５）の例
の場合には、ＨＳＣＡＮ方法は、テスト適用時間ＴＡＴ
がフルスキャンに比べて５分の１に減少したが、出力ピ
ンの制限により、既存の並行スキャン手法では、このよ
うなテスト適用時間オーバーヘッドの減少を達成するこ
とはできない。
の場合には、ＨＳＣＡＮ方法は、テスト適用時間ＴＡＴ
がフルスキャンに比べて５分の１に減少したが、出力ピ
ンの制限により、既存の並行スキャン手法では、このよ
うなテスト適用時間オーバーヘッドの減少を達成するこ
とはできない。
【００９９】以上本発明について、好ましい実施例をあ
げて詳細に述べてきたが、当業者であれば、請求項に述
べられている本発明の原理及び趣旨を逸脱することなく
種々の変更及び修正が可能なことはいうまでもない。
げて詳細に述べてきたが、当業者であれば、請求項に述
べられている本発明の原理及び趣旨を逸脱することなく
種々の変更及び修正が可能なことはいうまでもない。
【図１】ＧＣＤ回路の動作のためのＶＨＤＬコードを示
すプログラムリストである。
すプログラムリストである。
【図２】ＧＣＤ回路のレジスタトランスファレベル（Ｒ
ＴＬ）での実現を示すブロック図である。
ＴＬ）での実現を示すブロック図である。
【図３】ＧＣＤ部分回路のスキャン実現を示すブロック
図である。
図である。
【図４】本発明によるＧＣＤ部分回路のＨ−ＳＣＡＮ実
現を示すブロック図である。
現を示すブロック図である。
【図５】本発明によるＧＣＤ回路のＨ−ＳＣＡＮ実現を
示すブロック図である。
示すブロック図である。
【図６】本発明によるＧＣＤ回路のＨ−ＳＣＡＮ実現を
説明するための図であり、（ａ）はＧＣＤ回路中に存在
する並列接続パスを示すコネクティヴィティ・グラフ
（接続グラフ）であり、（ｂ）は（ａ）の回路において
生成されたＨ−ＳＣＡＮパスを示す図であり、（ｃ）は
（ａ）の回路のためのビットレベルＨ−ＳＣＡＮパスを
示す図である。
説明するための図であり、（ａ）はＧＣＤ回路中に存在
する並列接続パスを示すコネクティヴィティ・グラフ
（接続グラフ）であり、（ｂ）は（ａ）の回路において
生成されたＨ−ＳＣＡＮパスを示す図であり、（ｃ）は
（ａ）の回路のためのビットレベルＨ−ＳＣＡＮパスを
示す図である。
【図７】自動販売機のｃｈａｎｇｅ ｍａｋｅｒプロセ
スの動作スケジュールのためのＶＨＤＬコードを示すプ
ログラムリストである。
スの動作スケジュールのためのＶＨＤＬコードを示すプ
ログラムリストである。
【図８】ｃｈａｎｇｅ ｍａｋｅｒ回路のＲＴＬ実現か
らの部分回路のブロック図である。
らの部分回路のブロック図である。
【図９】ｃｈａｎｇｅ ｍａｋｅｒ回路のコネクティヴ
ィティ・グラフ（接続グラフ）である。
ィティ・グラフ（接続グラフ）である。
【図１０】本発明によるｃｈａｎｇｅ ｍａｋｅｒ回路
のためにＨ−ＳＣＡＮによって生成されたチェーンを示
すブロック図である。
のためにＨ−ＳＣＡＮによって生成されたチェーンを示
すブロック図である。
【図１１】ｃｈａｎｇｅ ｍａｋｅｒ回路のテストパタ
ーン及びテスト応答を示す図である。
ーン及びテスト応答を示す図である。
【図１２】ｃｈａｎｇｅ ｍａｋｅｒ回路の順序テスト
パターンを示す図である。
パターンを示す図である。
【図１３】回路サイズ統計を説明するための図である。
【図１４】ＧＣＤ回路についての結果を説明するための
図である。
図である。
【図１５】ｃｈａｎｇｅ ｍａｋｅｒ回路についての結
果を説明するための図である。
果を説明するための図である。
３００ ＦＦ（フリップフロップ） ３１０ マルチプレクサ ３２０ ＦＦ（フリップフロップ） ３３０ マルチプレクサ ３４０ ＦＦ（フリップフロップ） ３５０ マルチプレクサ ３６０ ＦＦ（フリップフロップ） ３７０ マルチプレクサ ４００ ゲート ４２０ ゲート ４３０ ゲート ４４０ ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−334563（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3185 G06F 11/267
Claims (5)
- 【請求項１】 回路のレジスタトランスファ仕様をテス
トする方法において、 前記レジスタトランスファ仕様からコネクティヴィティ
・グラフを抽出するステップと、 前記コネクティヴィティ・グラフからＨ−ＳＣＡＮチェ
ーンの集合を有するＨ−ＳＣＡＮグラフを生成するＨ−
ＳＣＡＮ生成ステップと、 最少のマルチプレクサを前記レジスタトランスファ仕様
に挿入し、前記Ｈ−ＳＣＡＮチェーンを生成するステッ
プと、 与えられた組み合わせテストパターンを、前記Ｈ−ＳＣ
ＡＮチェーンのすべてを用いて前記回路に適用され得る
順序テストパターンの集合に変換する変換ステップとを
有することを特徴とするレジスタトランスファレベル回
路の低コストテスト方法。 - 【請求項２】 前記Ｈ−ＳＣＡＮ生成ステップは、 前記コネクティヴィティ・グラフ内の最大数の既存のパ
スを再利用して、テスト面積オーバーヘッド及びテスト
適用時間が最小となるような最大数の並列Ｈ−ＳＣＡＮ
チェ−ンを生成するステップを有することを特徴とする
請求項１に記載のレジスタトランスファレベル回路の低
コストテスト方法。 - 【請求項３】 前記コネクティヴィティ・グラフは、レ
ジスタ、比較器、及び主入力及び主出力間の前記回路中
のパスであって、マルチプレクサを通過するパスをすべ
て記述していることを特徴とする請求項１に記載のレジ
スタトランスファレベル回路の低コストテスト方法。 - 【請求項４】 前記コネクティヴィティ・グラフは、レ
ジスタ、主入力及び主出力間の前記回路中のパスであっ
て、マルチプレクサを通過するパスをすべて記述してい
ることを特徴とする請求項２に記載のレジスタトランス
ファレベル回路の低コストテスト方法。 - 【請求項５】 前記Ｈ−ＳＣＡＮ生成ステップは、 前記回路に対する主出力の数が前記回路に対する主入力
の数よりも少ない場合に、前記レジスタトランスファ仕
様に含まれる１つ以上の比較器を再利用して、テスト適
用時間がさらに減少するように並行Ｈ−ＳＣＡＮチェー
ンの数を最大にすることを特徴とする請求項１に記載の
レジスタトランスファレベル回路の低コストテスト方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/741990 | 1996-10-31 | ||
| US08/741,990 US5748647A (en) | 1996-10-31 | 1996-10-31 | Low cost testing method for register transfer level circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10132899A JPH10132899A (ja) | 1998-05-22 |
| JP3095066B2 true JP3095066B2 (ja) | 2000-10-03 |
Family
ID=24983061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09293750A Expired - Fee Related JP3095066B2 (ja) | 1996-10-31 | 1997-10-27 | レジスタトランスファレベル回路の低コストテスト方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5748647A (ja) |
| JP (1) | JP3095066B2 (ja) |
| KR (1) | KR100274178B1 (ja) |
| DE (1) | DE19748016A1 (ja) |
| GB (1) | GB2318876B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889788A (en) * | 1997-02-03 | 1999-03-30 | Motorola, Inc. | Wrapper cell architecture for path delay testing of embedded core microprocessors and method of operation |
| JP2996213B2 (ja) * | 1997-08-28 | 1999-12-27 | 日本電気株式会社 | テスト容易化設計方法および装置、情報記憶媒体、集積回路装置 |
| JP3401523B2 (ja) * | 1999-01-11 | 2003-04-28 | デュアキシズ株式会社 | 通信素子及びこれを用いた通信装置 |
| US6865500B1 (en) * | 1999-05-19 | 2005-03-08 | Georgia Tech Research Corporation | Method for testing analog circuits |
| US6463560B1 (en) * | 1999-06-23 | 2002-10-08 | Agere Systems Guardian Corp. | Method for implementing a bist scheme into integrated circuits for testing RTL controller-data paths in the integrated circuits |
| US6823486B2 (en) * | 2000-06-05 | 2004-11-23 | Fujitsu Limited | Automatic test pattern generation for functional register transfer level circuits using assignment decision diagrams |
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
| US6877122B2 (en) | 2001-12-21 | 2005-04-05 | Texas Instruments Incorporated | Link instruction register providing test control signals to core wrappers |
| US6957403B2 (en) * | 2001-03-30 | 2005-10-18 | Syntest Technologies, Inc. | Computer-aided design system to automate scan synthesis at register-transfer level |
| FR2866435B1 (fr) * | 2004-02-13 | 2008-04-04 | Inst Nat Polytech Grenoble | Procede d'elaboration automatique de fichiers de description hdl de systeme electronique digital integre et systeme digital elecronique integre obtenu |
| US20050210349A1 (en) * | 2004-03-22 | 2005-09-22 | Lambert Michael R | Scan test tools, models and/or methods |
| US7996805B2 (en) * | 2008-01-08 | 2011-08-09 | National Semiconductor Corporation | Method of stitching scan flipflops together to form a scan chain with a reduced wire length |
| US9081932B2 (en) * | 2013-02-01 | 2015-07-14 | Qualcomm Incorporated | System and method to design and test a yield sensitive circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT982636B (it) * | 1972-05-24 | 1974-10-21 | Ibm | Sistema per provare il corretto funzionamento di circuiti logici |
| US4680761A (en) * | 1986-01-30 | 1987-07-14 | Burkness Donald C | Self diagnostic Cyclic Analysis Testing System (CATS) for LSI/VLSI |
| US5513118A (en) * | 1993-08-25 | 1996-04-30 | Nec Usa, Inc. | High level synthesis for partial scan testing |
| US5550749A (en) * | 1994-06-03 | 1996-08-27 | Nec Usa, Inc. | High level circuit design synthesis using transformations |
| US5502730A (en) * | 1994-06-10 | 1996-03-26 | Nec Usa, Inc. | Partial scan testability utilizing reconvergence through sequential elements |
| US5513123A (en) * | 1994-06-30 | 1996-04-30 | Nec Usa, Inc. | Non-scan design-for-testability of RT-level data paths |
-
1996
- 1996-10-31 US US08/741,990 patent/US5748647A/en not_active Expired - Fee Related
-
1997
- 1997-10-27 JP JP09293750A patent/JP3095066B2/ja not_active Expired - Fee Related
- 1997-10-30 DE DE19748016A patent/DE19748016A1/de not_active Withdrawn
- 1997-10-30 GB GB9722970A patent/GB2318876B/en not_active Expired - Fee Related
- 1997-10-30 KR KR1019970056424A patent/KR100274178B1/ko not_active IP Right Cessation
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|---|---|
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| KR19980033338A (ko) | 1998-07-25 |
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| GB2318876B (en) | 2001-06-06 |
| KR100274178B1 (ko) | 2000-12-15 |
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