JPH1115860A - 論理シミュレーション方法、論理シミュレーション装置及び論理シミュレーションプログラムを格納したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 スキャン回路のゲートレベルでのシミュレー
ションにおいて、スキャンＦ／Ｆでの余分なイベントの
発生を抑制する。 【解決手段】論理合成部２でスキャン回路を作成した
後、回路変更処理部４において、スキャンＦ／Ｆへのテ
ストイネーブル信号が有効なときには、スキャンパスか
らの信号のみが次段のスキャンＦ／Ｆへ入力され、テス
トイネーブル信号が無効なときには、組合せ回路からの
信号のみが次段のスキャンＦ／Ｆへ入力されるように前
記スキャン回路を変更し、シミュレーション実行部６に
おいて、前記変更されたスキャン回路に対しゲートレベ
ルのシミュレーションを実行するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、テスト容易化設
計に用いられるスキャン回路に関し、とくにスキャン回
路のゲートレベルでのシミュレーションに関する。

【０００２】

【従来の技術】近年、ＬＳＩ回路の高集積化に伴って、
テストパターンの作成やテスト自体が複雑になり、テス
トに要する時間が膨大なものとなりつつある。例えば、
小規模な組合せ回路では、入力端子に与えられた信号値
の組合せだけで出力端子の値がきまるため、ｎ入力を持
つ組合せ回路では、２ⁿ 個のテストパターンで、その故
障を１００％検査できる。しかし、順序回路の場合は、
その出力端子の値は入力端子に与えられた値だけでなく
回路の内部状態にも左右されるため、故障検出率の高い
テストパターンを作成するのは非常に困難なものとな
る。すなわち、全部でｍ個の状態を取り得る順序回路の
場合、その順序回路をテストするのに必要なテストパタ
ーンの数は２ⁿ ×２^m 個となる。これはレジスタを制御
できる場合の最小数であり、実際にはパターンの順番に
も依存するため、検出できない故障が多く残ってしま
う。こうした状況のもとで、テストに掛かる負担を軽減
するための手法として、テスト容易化設計と呼ばれる手
法が注目されている。このテスト容易化設計の一つにス
キャンデザインと呼ばれる設計方法があり、この設計方
法を用いた回路をスキャン回路と呼んでいる。

【０００３】このようなスキャン回路では、通常のＤタ
イプＦ／Ｆ（フリップフロップ）などのレジスタが、シ
リアルシフト機能付きで、かつ通常動作時の論理が等価
なテスト用のスキャンＦ／Ｆに置き換えられる。このス
キャンＦ／Ｆの一例として、共通１相型のスキャンＦ／
Ｆの例を図８に示す。このタイプのＦ／Ｆは、データ入
力端子（Ｄ）、クロック入力端子（ＣＫ）、出力端子
（Ｑ、ＱＮ）に加えて、テスト入力（ＴＩ）、テストイ
ネーブル（ＴＥ）の各端子を持ち、システムクロックと
スキャンクロックをＣＫで兼用するとともに、通常出力
の端子とスキャン出力の端子をＱ端子で兼用するように
構成されている。このスキャンＦ／Ｆの真理値表を図９
に示す。このタイプのスキャンＦ／Ｆでは、通常モード
とスキャンモードとの切り替えは、テストイネーブル信
号により制御される。すなわち、ＴＥ端子が”Ｌ”のと
きは通常モードとなり、データ入力端子（Ｄ）からの信
号値をＣＫ端子へのクロック（パルス）の立ち上がり
（ｕｐ）で取り込み、Ｑ及びＱＮ端子から出力する。こ
のとき、ＴＩ端子へ入力される信号は無視される。ま
た、ＴＥ端子が”Ｈ”のときはスキャンモードとなり、
ＴＩ端子からの信号値をＣＫ端子へのクロックの立ち上
がりで取り込み、Ｑ及びＱＮ端子から出力する。このと
き、Ｄ端子に入力される信号は無視される。なお、スキ
ャンモードはテスト時のみ使われるモードであり、通常
時には使われない。

【０００４】図１０は、上記スキャンＦ／Ｆを用いたス
キャン回路の従来例を示す回路構成図である。この例で
はＱＮ端子とその接続を省略している。各スキャンＦ／
Ｆ１−１、１−２・・・では、Ｑ端子と次のスキャンＦ
／ＦのＴＩ端子との間がスキャンパス２により接続され
ており、全体としてシフトレジスタを構成している。ス
キャンＦ／Ｆ１−１のＱ端子から出力された信号は、組
合せ回路３を通って次段のスキャンＦ／Ｆ１−２のＤ端
子に入力され、また同信号はスキャンパス２を通って次
段のスキャンＦ／Ｆ１−２のＴＩ端子に入力される。

【０００５】通常モードでは、スキャンＦ／Ｆ１−１の
Ｑ端子からの出力信号は、組合せ回路３を通ってスキャ
ンＦ／Ｆ１−２のＤ端子に取り込まれる。このとき、前
記出力信号は同時にスキャンＦ／Ｆ１−２のＴＩ端子に
も到達しているが、ＴＩ端子のデータは取り込まれな
い。また、スキャンモードでは、スキャンＦ／Ｆ１−１
のＱ端子からの出力信号はスキャンパス２を通って次段
のスキャンＦ／Ｆ１−２のＴＩ端子で取り込まれる。こ
のとき、前記出力信号は同時に組合せ回路３を通ってＤ
端子にも到達しているが、Ｄ端子では取り込まれない。

【０００６】このようなスキャン回路では、回路内の各
Ｆ／Ｆに外部からテストパターンを送り込み、そのＦ／
Ｆの内容をテスト入力のパターンとして組合せ回路のテ
ストを行い、その結果が再び次段のＦ／Ｆに取り込まれ
る。この際、スキャンパス２を通じて回路内の状態を制
御、観測することにより、Ｆ／Ｆの内容を外部から直接
書き込んだり、読み出すことができる。

【０００７】

【発明が解決しようとする課題】ところで、イベントド
リブン方式のシミュレータを用いたゲートレベルでのシ
ミュレーションでは、あらかじめシミュレーション結果
が必要なポイント（観測ポイント）をシミュレータに指
示して、シミュレーション中に観測ポイントに発生した
信号の変化のイベント（事象）をすべてシミュレーショ
ン結果としてレポートしている。

【０００８】図１１は、図１０のスキャン回路を用いて
シミュレーションを行った場合のシミュレーション結果
を信号波形で表したものである。図１１では、横線が上
側にあるときは信号レベル”Ｈ”、下側にあるときは信
号レベル”Ｌ”をそれぞれ表している。また、縦線の位
置で信号値が変化していることを表している。なお、こ
の例では、テストイネーブル信号のレベルがＨのときに
スキャンモード、Ｌのときに通常モードとしている。

【０００９】イベントドリブン方式のシミュレータで
は、この信号値の変化の分だけイベントとしてレポート
されるが、先に説明したように、通常モード時にＴＩ端
子に到達する信号のイベントと、スキャンモード時にＤ
端子に到達する信号のイベントは、それぞれの入力端子
で取り込まれることがない。すなわち、図１１に「↓」
及び「↑」で示すイベントは意味のないイベントであ
る。しかし、従来はこの意味のないイベントも結果とし
てレポートされてしまうため、シミュレーション結果を
格納するファイルが膨大なものとなっていた。このこと
は、シミュレーション結果を格納する記憶装置に非常に
多くの容量を要求することになる。また、余分にイベン
トが発生すると、シミュレーション結果を読み込んで動
作する後処理のアプリケーションにおける実行時間が増
加するという問題も起こってくる。

【００１０】なお、テストパターン検証時のシミュレー
ションに関するものとして、特開平４−３８５６８号公
報には、テストパターン検証時に、テスト対象外のＦ／
Ｆにはクロックが挿入されず、テスト対象となるＦ／Ｆ
のみにクロックが挿入されるようにすることで、テスト
対象外のＦ／Ｆでの不要なイベントの発生を防止するよ
うにしたシミュレーション処理方式が提案されている。
しかし、この特開平４−３８５６８号の処理方式では、
クロックを制御するために、Ｆ／Ｆのクロックパス上に
論理ゲートを挿入し、かつこれら論理ゲートの論理状態
を設定する必要があるため、回路に遅延が発生すること
になる。また、クロックを制御することになるため、Ｆ
／Ｆがうまく動作しなくなることもあった。

【００１１】また、特開平５−７３６３８号公報には、
演算の必要がない演算単位ついては、演算を抑制する制
御用イベントを発生することで、シミュレーションに関
与しない演算を行わないようにしたシミュレーション方
式が提案されている。しかし、この特開平５−７３６３
８号の方式では、シミュレーションする回路のモデル構
造から制御用演算単位を発生したり、制御用演算単位か
通常の演算単位かの判別を行うなどの付加的な演算処理
が必要となるため、余分なイベントの発生は抑制できる
ものの、シミュレータ自体の処理速度は低下するという
問題点があった。さらには、前記演算処理はシミュレー
タの機能として組み込まれているので、シミュレーショ
ンプログラムの改訂やシミュレータソフトを買い換える
必要があった。

【００１２】この発明は、上記課題を解決するためにな
されたもので、スキャンＦ／Ｆでの余分なイベントの発
生を抑制することにより、シミュレーション結果を格納
する記憶装置の容量を必要最小限とし、またシミュレー
ションの実行時間を短縮することができる論理シミュレ
ーション方法、論理シミュレーション装置及び論理シミ
ュレーションプログラムを格納したコンピュータ読み取
り可能な記録媒体を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、スキャンＦ／Ｆから出力される
信号が組合せ回路を通って次段のスキャンＦ／Ｆのデー
タ端子に、また同じ信号がスキャンパスを通って次段の
スキャンＦ／Ｆのテスト入力端子にそれぞれ入力される
ようなスキャン回路を作成した後、該スキャン回路に対
しゲートレベルのシミュレーションを実行する論理シミ
ュレーション方法において、前記スキャン回路を作成し
た後、前記スキャンＦ／Ｆへのテストイネーブル信号が
有効なときには、スキャンパスからの信号のみが次段の
スキャンＦ／Ｆへ入力され、テストイネーブル信号が無
効なときには、組合せ回路からの信号のみが次段のスキ
ャンＦ／Ｆへ入力されるように前記スキャン回路を変更
することを特徴とする。

【００１４】上記請求項１の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成した後
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
にスキャン回路を変更し、このスキャン回路を用いてゲ
ートレベルのシミュレーションを実行するようにしたた
め、テストイネーブル信号が無効な時にはスキャンパス
からの信号の入力を、またテストイネーブル信号が有効
な時には組合せ回路からの信号の入力をそれぞれなくす
ことができる。

【００１５】請求項２の発明は、スキャンＦ／Ｆから出
力される信号が組合せ回路を通って次段のスキャンＦ／
Ｆのデータ端子に、また同じ信号がスキャンパスを通っ
て次段のスキャンＦ／Ｆのテスト入力端子にそれぞれ入
力されるようなスキャン回路を作成した後、該スキャン
回路に対しゲートレベルのシミュレーションを実行する
論理シミュレーション方法において、前記スキャン回路
を作成する際に、前記スキャンＦ／Ｆへのテストイネー
ブル信号が有効なときには、スキャンパスからの信号の
みが次段のスキャンＦ／Ｆへ入力され、テストイネーブ
ル信号が無効なときには、組合せ回路からの信号のみが
次段のスキャンＦ／Ｆへ入力されるように前記スキャン
回路を構成することを特徴とする。

【００１６】上記請求項２の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成する際
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
にスキャン回路を変更し、このスキャン回路を用いてゲ
ートレベルのシミュレーションを実行するようにしたた
め、テストイネーブル信号が無効な時にはスキャンパス
からの信号の入力を、またテストイネーブル信号が有効
な時には組合せ回路からの信号の入力をそれぞれなくす
ことができる。

【００１７】請求項３の発明は、請求項１又は２の発明
において、前記スキャン回路を作成する際に、前記スキ
ャンＦ／Ｆへのテストイネーブル信号が有効なときに
は、スキャンパスからの信号のみが次段のスキャンＦ／
Ｆへ入力され、テストイネーブル信号が無効なときに
は、組合せ回路からの信号のみが次段のスキャンＦ／Ｆ
へ入力されるように構成されたセルを用いてスキャン回
路を作成することを特徴とする。

【００１８】上記請求項３の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成する際
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
に構成されたセルを用いてスキャン回路を作成し、この
スキャン回路を用いてゲートレベルのシミュレーション
を実行するようにしたため、テストイネーブル信号が無
効な時にはスキャンパスからの信号の入力を、またテス
トイネーブル信号が有効な時には組合せ回路からの信号
の入力をそれぞれなくすことができる。とくに請求項３
の発明では、論理合成の段階で回路変更を行うことがな
いので、論理合成の処理が簡素化され、機能記述の入力
からシミュレーション処理に至るまでの時間を短縮する
ことができる。

【００１９】また、上記目的を達成するため、請求項４
の発明は、スキャンＦ／Ｆから出力される信号が組合せ
回路を通って次段のスキャンＦ／Ｆのデータ端子に、ま
た同じ信号がスキャンパスを通って次段のスキャンＦ／
Ｆのテスト入力端子にそれぞれ入力されるようなスキャ
ン回路を作成した後、該スキャン回路に対しゲートレベ
ルのシミュレーションを実行する論理シミュレーション
装置において、前記スキャンＦ／Ｆへのテストイネーブ
ル信号が有効なときには、スキャンパスからの信号のみ
が次段のスキャンＦ／Ｆへ入力され、テストイネーブル
信号が無効なときには、組合せ回路からの信号のみが次
段のスキャンＦ／Ｆへ入力されるように前記スキャン回
路を変更する回路変更手段を設けたことを特徴とする。

【００２０】上記請求項４の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成した後
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
にスキャン回路を変更し、このスキャン回路を用いてゲ
ートレベルのシミュレーションを実行するようにしたた
め、テストイネーブル信号が無効な時にはスキャンパス
からの信号の入力を、またテストイネーブル信号が有効
な時には組合せ回路からの信号の入力をそれぞれなくす
ことができる。

【００２１】請求項５の発明は、スキャンＦ／Ｆから出
力される信号が組合せ回路を通って次段のスキャンＦ／
Ｆのデータ端子に、また同じ信号がスキャンパスを通っ
て次段のスキャンＦ／Ｆのテスト入力端子にそれぞれ入
力されるようなスキャン回路を作成する際に、該スキャ
ン回路に対しゲートレベルのシミュレーションを実行す
る論理シミュレーション装置において、前記スキャンＦ
／Ｆへのテストイネーブル信号が有効なときには、スキ
ャンパスからの信号のみが次段のスキャンＦ／Ｆへ入力
され、テストイネーブル信号が無効なときには、組合せ
回路からの信号のみが次段のスキャンＦ／Ｆへ入力され
るように前記スキャン回路を作成する回路作成手段を設
けたことを特徴とする。

【００２２】上記請求項５の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成する際
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
にスキャン回路を変更し、このスキャン回路を用いてゲ
ートレベルのシミュレーションを実行するようにしたた
め、テストイネーブル信号が無効な時にはスキャンパス
からの信号の入力を、またテストイネーブル信号が有効
なときには組合せ回路からの信号の入力をそれぞれなく
すことができる。

【００２３】請求項６の発明は、請求項４又は５の発明
において、前記回路作成手段は、前記スキャンＦ／Ｆへ
のテストイネーブル信号が有効なときには、スキャンパ
スからの信号のみが次段のスキャンＦ／Ｆへ入力され、
テストイネーブル信号が無効なときには、組合せ回路か
らの信号のみが次段のスキャンＦ／Ｆへ入力されるよう
に構成されたセルを用いてスキャン回路を作成するもの
であることを特徴とする。

【００２４】上記請求項６の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成する際
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
に構成されたセルを用いてスキャン回路を作成し、この
スキャン回路を用いてゲートレベルのシミュレーション
を実行するようにしたため、テストイネーブル信号が無
効な時にはスキャンパスからの信号の入力を、またテス
トイネーブル信号が有効な時には組合せ回路からの信号
の入力をそれぞれなくすことができる。とくに請求項６
の発明では、論理合成の段階で回路変更を行うことがな
いので、論理合成の処理が簡素化され、機能記述の入力
からシミュレーション処理に至るまでの時間を短縮する
ことができる。

【００２５】さらに、上記目的を達成するため、請求項
７の発明は、スキャンＦ／Ｆから出力される信号が組合
せ回路を通って次段のスキャンＦ／Ｆのデータ端子に、
また同じ信号がスキャンパスを通って次段のスキャンＦ
／Ｆのテスト入力端子にそれぞれ入力されるようなスキ
ャン回路を作成した後、該スキャン回路に対しゲートレ
ベルのシミュレーションを実行する論理シミュレーショ
ン処理において、前記スキャン回路を作成した後、前記
スキャンＦ／Ｆへのテストイネーブル信号が有効なとき
には、スキャンパスからの信号のみが次段のスキャンＦ
／Ｆへ入力され、テストイネーブル信号が無効なときに
は、組合せ回路からの信号のみが次段のスキャンＦ／Ｆ
へ入力されるように前記スキャン回路を変更する処理を
含み、これらの処理をコンピュータに実行させることを
特徴とする。

【００２６】上記請求項７の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成した後
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
にスキャン回路を変更し、このスキャン回路を用いてゲ
ートレベルのシミュレーションを実行するようにしたた
め、テストイネーブル信号が無効な時にはスキャンパス
からの信号の入力を、またテストイネーブル信号が有効
な時には組合せ回路からの信号の入力をそれぞれなくす
ことができる。

【００２７】請求項８の発明は、スキャンＦ／Ｆから出
力される信号が組合せ回路を通って次段のスキャンＦ／
Ｆのデータ端子に、また同じ信号がスキャンパスを通っ
て次段のスキャンＦ／Ｆのテスト入力端子にそれぞれ入
力されるようなスキャン回路を作成した後、該スキャン
回路に対しゲートレベルのシミュレーションを実行する
論理シミュレーション処理において、前記スキャン回路
を作成する際に、前記スキャンＦ／Ｆへのテストイネー
ブル信号が有効なときには、スキャンパスからの信号の
みが次段のスキャンＦ／Ｆへ入力され、テストイネーブ
ル信号が無効なときには、組合せ回路からの信号のみが
次段のスキャンＦ／Ｆへ入力されるように前記スキャン
回路を構成する処理を含み、これらの処理をコンピュー
タに実行させることを特徴とする。

【００２８】上記請求項８の発明においては、シミュレ
ーション実行前であって、スキャン回路を作成する際
に、テストイネーブル信号が無効な時には組合せ回路か
らの信号のみが入力され、テストイネーブル信号が有効
な時にはスキャンパスからの信号のみが入力されるよう
にスキャン回路を変更し、このスキャン回路を用いてゲ
ートレベルのシミュレーションを実行するようにしたた
め、テストイネーブル信号が無効な時にはスキャンパス
からの信号の入力を、またテストイネーブル信号が有効
な時には組合せ回路からの信号の入力をそれぞれなくす
ことができる。

【００２９】

【発明の実施の形態】以下、この発明に係わる論理シミ
ュレーション方法、論理シミュレーション装置及び論理
シミュレーションプログラムを格納したコンピュータ読
み取り可能な記録媒体を、論理シミュレーションシステ
ムに適用した場合の実施形態について説明する。

【００３０】［実施形態１］図１は、実施形態１に係わ
る論理シミュレーションシステムの機能的な構成を示す
ブロック図である。この論理シミュレーションシステム
１０は、機能記述入力部１、論理合成部２、遅延計算部
３、回路変更処理部４、観測ポイント指定部５、シミュ
レーション実行部６、結果解析部７、回路情報格納部８
により構成されている。

【００３１】機能記述入力部１は、ハードウェア記述言
語（ＨＤＬ）と呼ばれる記述方法で記述された機能レベ
ルの設計データ、論理式、真理値表など（以下、機能記
述）を入力するとともに、テストパターンなどのデータ
を入力する。これらのデータは論理合成部２へ受け渡さ
れる。

【００３２】論理合成部２は、前記入力された機能記述
に基づいて、ゲートレベルの回路図を生成する。ここで
入力となるのはＣ＝Ａ＊Ｂなどの論理式であり、出力と
なるのはゲートレベルの回路図をネットリストで記述し
たもの（以下、ゲートレベル記述）である。

【００３３】実際の論理合成処理は、回路の動作を記述
した論理式を認識する論理式の認識処理、論理式の記述
を対応するゲート回路に変換する論理変換処理、ゲート
回路を設計条件に従って図示せぬセル・ライブラリを検
索し、設計条件に応じたゲートに置き換えたり、回路を
変更する最適化処理の３つのプロセスで行われる。

【００３４】このような論理合成処理によって、図２に
示すようなゲートレベルの回路図が生成される。図２に
示すスキャン回路は図１０と同一構成であり、スキャン
Ｆ／Ｆ１１−１のＱ端子から出力された信号は、組合せ
回路１３を通って次段のスキャンＦ／Ｆ１１−２のＤ端
子に入力され、また同信号はスキャンパス１２を通って
次段のスキャンＦ／Ｆ１１−２のＴＩ端子に入力され
る。また各モードにおける動作も図１０のスキャン回路
と同じである。

【００３５】なお、ゲートレベルの回路図の作成には、
上記論理合成のほかに回路図エディタを用いることもで
きる。回路図エディタとは、設計しようとする回路の動
作にしたがって、実際のゲートを用いてディスプレイ上
で回路図を作成するためのツールである。この回路図エ
ディタで作成されたゲートレベルの回路データはゲート
レベル記述のデータとして出力される。また、ゲートレ
ベルの回路図は、実際の回路図を元にして手入力により
設計されたものであってもよい。

【００３６】遅延計算部３は、ゲートレベルの回路の各
信号の伝搬遅延時間を計算する。このシステムでは、各
ゲートごとに固有の遅延時間情報をライブラリとして持
っており、これに温度、電源電圧、プロセスのばらつき
による係数、配線の容量を加味して計算する。ここで計
算された伝搬遅延時間は、シミュレーション実行部６の
シミュレーション計算に用いられる。

【００３７】回路変更処理部４は、図２に示すスキャン
回路において、スキャンＦ／Ｆ１１−１へのテストイネ
ーブル信号が有効なとき（スキャンモード時）には、ス
キャンパス１２からの信号のみが次段のスキャンＦ／Ｆ
１１−２へ入力され、テストイネーブル信号が無効なと
き（通常モード時）には、組合せ回路１３からの信号の
みが次段のスキャンＦ／Ｆ１１−２へ入力されるように
回路を変更する。

【００３８】回路変更の具体例を図２に対応する図３の
スキャンＦ／Ｆ１１−２で説明すると、スキャンＦ／Ｆ
１１−２のＤ端子の前に、組合せ回路１３からの信号１
４とテストイネーブル信号１５との間でＡ＆（ＮＯＴ
Ｂ）となる制御回路１６を挿入する。またＴＩ端子の前
に、スキャンパス１２とテストイネーブル信号１５との
間でＡ＆Ｂとなる制御回路１７を挿入する。これら制御
回路１６、１７はゲートレベルのシミュレーション実行
前に挿入されるものであり、レイアウト設計（別システ
ム）には、回路変更前の図２に示すスキャン回路のゲー
トレベル記述が受け渡される。

【００３９】なお、回路変更処理部４には、上述した制
御回路に関するデータと、その挿入位置などのデータが
あらかじめ設定されている。これらのデータは必要に応
じて外部から書き換えることができる。

【００４０】観測ポイント指定部５は、シミュレーショ
ン結果が必要な観測ポイントの指示を入力する。入力さ
れた観測ポイントについてのデータはシミュレーション
実行部６へ受け渡される。

【００４１】シミュレーション実行部６は、論理回路を
構成するゲートやＦ／Ｆなどにテストパターンの入力信
号を与え、あらかじめ指定された観測ポイントでの信号
変化をイベントとして観測する。

【００４２】結果解析部７は、前記シミュレーション実
行部６でのシミュレーション結果を入力し、与えられた
入力信号に対して出力信号が期待値通りに出ているかど
うか、またクロックに合わせて設計通りに動作している
かどうかなどを解析する。シミュレーション結果が予定
した各期待値を満足していない場合は、再び論理合成部
２により回路を生成する。

【００４３】回路情報格納部８は、ゲートレベル記述な
どの回路情報や、シミュレーション結果などを格納す
る。

【００４４】上記各部からなる論理シミュレーションシ
ステムは、例えばキーボード、マウス、ライトペン又は
フレキシブルディスク装置などの入力装置、ＣＰＵ、及
びこのＣＰＵに接続されたＲＯＭ、ＲＡＭ、磁気ディス
クなどの記憶装置、ディスプレイ装置やプリンタ装置な
どの記憶装置、ディスプレイ装置やプリンタ装置などの
出力装置を含む通常のコンピュータシステムにより構成
される。

【００４５】また、上記論理シミュレーションシステム
は、各部の機能を実現するアプリケーションソフトをツ
ールとして統合したシミュレータソフトにより構成する
こともできる。

【００４６】次に、上記のように構成された論理シミュ
レーションシステム１０において、回路変更を含む一連
のシミュレーション処理の手順を図４のフローチャート
により説明する。

【００４７】まず、機能記述入力部１から機能記述など
を入力し、論理合成部２へ受け渡す（ステップ１０
１）。論理合成部２は、入力された機能記述に基づい
て、ゲートレベルの回路図を生成する（ステップ１０
２）。ここでは、図２に示すスキャン回路が生成された
ものとする。続いて、遅延計算部３は、生成された回路
について遅延時間の計算を行う（ステップ１０３）。次
に、回路変更処理部４は、図２に示すスキャンＦ／Ｆ１
１−１、１１−２のＤ端子、ＴＩ端子の前に、それぞれ
制御回路１６、１７を挿入して、回路を変更する（ステ
ップ１０４）。次に、観測ポイント指定部５から入力さ
れた観測ポイントをシミュレーション実行部６へ受け渡
す（ステップ１０５）。シミュレーション実行部６で
は、シミュレーション処理を実行し、図３のスキャン回
路にテストパターンの入力信号を与え、指定された観測
ポイントでの信号変化をイベントとして観測する（ステ
ップ１０６）。この後、結果解析部７でシミュレーショ
ン結果を解析し（ステップ１０７）、所定の期待値を満
足しているかどうかを判定する（ステップ１０８）。こ
こで、期待値を満足している場合は処理を終了し、満足
してない場合はステップ１０２に戻り、再び論理合成に
よりゲートレベルの回路図を生成する。

【００４８】この実施形態１の論理シミュレーションシ
ステム１０において、スキャン回路の回路変更を行った
場合のシミュレーション結果を図５に示す。ここでは、
観測ポイントとして、図３のスキャンＦ／Ｆ１１−１
（１１−２）のＤ端子とＴＩ端子が指定されたものとす
る。図５（ａ）は変更前の図２のスキャン回路でシミュ
レーションを行った場合の信号波形、同図（ｂ）は、変
更後の図３のスキャン回路でシミュレーションを行った
場合の信号波形をそれぞれ表している。

【００４９】回路変更を行わない場合は、図５（ａ）に
示すように、通常モード時、スキャンモード時のいずれ
においても、Ｄ端子とＴＩ端子に到達する信号がすべて
イベントとしてレポートされている。しかし、回路変更
を行った場合は、図５（ｂ）に示すように、スキャンモ
ード時のＤ端子、通常モード時のＴＩ端子には信号が到
達しないため、これらの意味のない信号がイベントとし
てレポートされることがない。したがって、シミュレー
ション結果を格納するファイルの容量を従来に比べて大
幅に少なくすることができ、また後処理のアプリケーシ
ョンでの実行時間を短縮することができる。

【００５０】ちなみに、本発明によれば、チップ全体の
イベント発生数を１／（Ｆ／Ｆ個数）に削減することが
できるので、現在のように１チップのＦ／Ｆ個数が数千
個レベルであることを考えると、将来的にファイル容量
の削減に極めて大きな効果が期待できる。

【００５１】なお、図３のようにスキャンＦ／Ｆにそれ
ぞれ制御回路が挿入されたスキャン回路は、シミュレー
ションのみに使用されるものであり、実際のレイアウト
設計に使用されることはない。すなわち、シミュレーシ
ョン結果が期待値を満足するものである場合に、レイア
ウト設計には回路変更前の図２に示すスキャン回路が渡
される。

【００５２】次に、上記実施形態１の変形例について説
明する。

【００５３】図６は、実施形態１の変形例に係わる論理
シミュレーションシステム２０の機能的な構成を示すブ
ロック図である。この変形例では、図１の回路変更処理
部４に相当する部分が論理合成部１８に含まれており、
論理合成の段階で生成した回路を変更するところに特徴
がある。その他の構成は図１と同じであり、同等部分を
同一符号で示している。

【００５４】上記論理シミュレーションシステム２０に
おいて、回路変更を含む一連のシミュレーション処理の
手順は図４のフローチャートとほぼ同じである。前記実
施形態１との相違点は、回路変更が図４のステップ１０
２で実行されることにある。すなわち、この変形例の論
理合成部１８では、認識処理、論理変換処理、最適化処
理を行うことにより、図２に示すスキャン回路を生成
し、さらに回路変更処理部４に相当する部分で、図２に
示すスキャンＦ／Ｆ１１−１、１１−２のＤ端子、ＴＩ
端子の前に、それぞれ制御回路１６、１７を挿入し、図
３に示す回路を生成する。また、ステップ１０２の処理
では、同時に、回路変更前の図２に示すスキャン回路の
データを残し、これをレイアウト設計に渡す。この変形
例では、図４のステップ１０４の処理は省略される。

【００５５】この変形例の論理シミュレーションシステ
ム２０においても、先に説明した図５（ｂ）に示すよう
に、スキャンモード時のＤ端子、通常モード時のＴＩ端
子には信号が到達しないため、これらの意味のない信号
がイベントとしてレポートされることがない。よって、
シミュレーション結果を格納するファイルの容量を従来
に比べて少なくすることができ、また後処理のアプリケ
ーションでの実行時間を短縮することができる。

【００５６】なお、この変形例の論理合成部１８では、
認識処理、論理変換処理及び最適化処理により図２に示
すスキャン回路を生成し、その後回路に制御回路を挿入
するようにしているが、回路の変更は、例えば論理変換
処理、あるいは最適化処理の段階で実施するようにして
もよい。

【００５７】［実施形態２］上記実施形態１や変形例で
は、元になるスキャン回路を生成した後、このスキャン
回路を変更する例を示したが、この実施形態２は、あら
かじめ回路構造を変更したスキャン回路をセルとして作
成してセル・ライブラリに登録しておくことにより、論
理合成時には回路変更の処理を行うことなしに図３と同
じスキャン回路を生成するようにしている。

【００５８】この実施形態２に係わる論理シミュレーシ
ョンシステムの構成は、図１のシステム構成とほぼ同じ
である。相違点は、論理合成部２において、最適化処理
（又は論理変換処理）を行う際に、後述するシミュレー
ション用のスキャン回路にのみ使用するセルをセル・ラ
イブラリで検索し、回路上で置き換え、ゲートレベルの
回路図を生成するとともに、またレイアウト設計用のス
キャン回路に使用する通常のセルをセル・ライブラリで
検索し、回路上で置き換え、ゲートレベルの回路図を生
成するところにある。したがって、この実施形態２のシ
ステム構成では、図１の回路変更処理部４が省略され
る。

【００５９】図７は、実施形態２に係わる論理シミュレ
ーションシステムで使用されるスキャンＦ／Ｆの内部構
造を示す回路図である。回路変更されたスキャンＦ／Ｆ
の構造を説明すると、スキャンＦ／Ｆプリミティブ２１
のＤ端子の前に、スキャンＦ／Ｆ２２のＤ端子からの信
号２３とテストイネーブル信号２４との間でＡ＆（ＮＯ
Ｔ Ｂ）となる制御回路２５が挿入され、またスキャン
Ｆ／Ｆプリミティブ２１のＴＩ端子の前に、スキャンパ
ス２６とテストイネーブル信号２４との間でＡ＆Ｂとな
る制御回路２７が挿入されている。この実施形態２で
は、あらかじめ、内部にスキャンＦ／Ｆプリミティブ２
１と制御回路２５、２７とを含むスキャンＦ／Ｆ２２を
セルとして作成しておき、これを図示せぬセル・ライブ
ラリに登録するようにしている。

【００６０】また、実施形態２の論理シミュレーション
システムにおいて、回路変更を含む一連のシミュレーシ
ョンの手順は図４のフローチャートとほぼ同じである。
実施形態１及び変形例との相違点は、論理合成部２（又
は１８）でゲートレベルの回路図を生成した後、回路変
更処理部４（又はこれに相当する部分）で回路を変更す
るのではなく、論理合成部で最適化処理（又は論理変換
処理）を行う際に、シミュレーションに用いるゲートレ
ベルの回路図と、システム設計に用いるゲートレベルの
回路図とを、それぞれセル・ライブラリの異なる領域を
検索して生成するところにある。この実施形態２におい
ても、制御回路を含むスキャン回路のゲートレベルの回
路図はシミュレーションにのみ使用され、レイアウト設
計には、通常のセルで構成されたゲートレベルの回路図
が受け渡される。

【００６１】この実施形態２の論理シミュレーションシ
ステムにおいても、先に説明した図５（ｂ）に示すよう
に、スキャンモード時のＤ端子、通常モード時のＴＩ端
子には信号が到達しないため、これらの意味のない信号
がイベントとしてレポートされることがない。よって、
シミュレーション結果を格納するファイルの容量を従来
に比べて少なくすることができ、また後処理のアプリケ
ーションでの実行時間を短縮することができる。

【００６２】とくに、この実施形態２の論理シミュレー
ションシステムでは、論理合成の段階で回路変更の処理
を行うことがないので、論理合成の処理が簡素化され、
機能記述の入力からシミュレーション処理に至るまでの
時間を短縮することができる。

【００６３】なお、先に説明した実施形態１及び変形例
において、論理合成時又は論理合成後に回路変更を行う
際に、図７のように制御回路を含むスキャンＦ／Ｆに回
路を変更するようにしてもよい。

【００６４】以上説明した実施形態１、その変形例及び
実施形態２の論理シミュレーションシステムにおいて
は、特開平４−３８５６８号の処理方式ように、クロッ
クを制御することがないので、回路に遅延が発生するこ
とがないうえ、Ｆ／Ｆの動作に影響を与えることもな
い。また、特開平５−７３６３８号のシミュレーション
方式のように、付加的な演算処理が不要となるため、シ
ミュレータ自体の処理速度の低下を招くことがない。し
かも、シミュレータそのものには変更を加えることがな
いので、シミュレーションプログラムの改訂やシミュレ
ータソフトを買い換えるなどの負担をなくすことができ
る。

【００６５】なお、上述した論理シミュレーションシス
テムの動作を実現するためのプログラムは、コンピュー
タにより読みとり可能な記録媒体に保存することができ
る。この記録媒体をコンピュータシステムに読み込ま
せ、前記プログラムを実行してコンピュータを制御する
ことにより、上述した論理シミュレーションシステムを
実現することができる。ここで、前記記録媒体とは、メ
モリ装置、磁気ディスク、光ディスク装置等、プログラ
ムを記録することができるようなすべての記録装置が含
まれる。

【００６６】

【発明の効果】以上説明したように、この発明に係わる
論理シミュレーション方法、論理シミュレーション装置
及び論理シミュレーションプログラムを格納したコンピ
ュータ読み取り可能な記録媒体によれば、シミュレーシ
ョン実行前に、テストイネーブル信号が無効な時には組
合せ回路からの信号のみが入力され、テストイネーブル
信号が有効な時にはスキャンパスからの信号のみが入力
されるようにスキャン回路を変更し、該スキャン回路を
用いてゲートレベルのシミュレーションを実行するよう
にしたため、テストイネーブル信号が無効な時にはスキ
ャンパスからの信号の入力を、またテストイネーブル信
号が有効な時には組合せ回路からの信号の入力をそれぞ
れなくすことができる。これによると、イベントとして
取り込まれない端子での余分なイベントの発生が抑制さ
れるので、シミュレーション結果を格納する記憶装置の
容量を必要最小限とすることができるうえ、シミュレー
ションの実行時間を短縮することができる。

【図面の簡単な説明】

【図１】実施形態１に係わる論理シミュレーションシス
テムの機能的な構成を示すブロック図。

【図２】回路変更前のスキャン回路を示す回路図。

【図３】回路変更後のスキャン回路を示す回路図。

【図４】ゲートレベル記述のスキャン回路を変更する場
合の処理手順を示すフローチャート。

【図５】（ａ）は回路変更前のシミュレーション結果を
示す信号波形図、（ｂ）は回路変更後のシミュレーショ
ン結果を示す信号波形図。

【図６】実施形態１の変形例に係わる論理シミュレーシ
ョンシステムの機能的な構成を示すブロック図。

【図７】実施形態２に係わる論理シミュレーションシス
テムの機能的な構成を示すブロック図。

【図８】共通１相型のスキャンＦ／Ｆの例を示す説明
図。

【図９】図８に示すスキャンＦ／Ｆの真理値表。

【図１０】図８に示すスキャンＦ／Ｆを用いたスキャン
回路の従来例を示す回路構成図。

【図１１】図１０に示すスキャン回路によりシミュレー
ションを行った場合のシミュレーション結果を示す信号
波形図。

【符号の説明】

１ 機能記述入力部 ２ 論理合成部 ３ 遅延計算部 ４ 回路変更処理部 ５ 観測ポイント指定部 ６ シミュレーション実行部 ７ 結果解析部 ８ 回路情報格納部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 スキャンＦ／Ｆから出力される信号が組
   合せ回路を通って次段のスキャンＦ／Ｆのデータ端子
   に、また同じ信号がスキャンパスを通って次段のスキャ
   ンＦ／Ｆのテスト入力端子にそれぞれ入力されるような
   スキャン回路を作成した後、該スキャン回路に対しゲー
   トレベルのシミュレーションを実行する論理シミュレー
   ション方法において、 前記スキャン回路を作成した後、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように前記スキャン回路を変更するこ
   とを特徴とする論理シミュレーション方法。
2. 【請求項２】 スキャンＦ／Ｆから出力される信号が組
   合せ回路を通って次段のスキャンＦ／Ｆのデータ端子
   に、また同じ信号がスキャンパスを通って次段のスキャ
   ンＦ／Ｆのテスト入力端子にそれぞれ入力されるような
   スキャン回路を作成した後、該スキャン回路に対しゲー
   トレベルのシミュレーションを実行する論理シミュレー
   ション方法において、 前記スキャン回路を作成する際に、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように前記スキャン回路を構成するこ
   とを特徴とする論理シミュレーション方法。
3. 【請求項３】 前記スキャン回路を作成する際に、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように構成されたセルを用いてスキャ
   ン回路を作成することを特徴とする請求項１又は２記載
   の論理シミュレーション方法。
4. 【請求項４】 スキャンＦ／Ｆから出力される信号が組
   合せ回路を通って次段のスキャンＦ／Ｆのデータ端子
   に、また同じ信号がスキャンパスを通って次段のスキャ
   ンＦ／Ｆのテスト入力端子にそれぞれ入力されるような
   スキャン回路を作成した後、該スキャン回路に対しゲー
   トレベルのシミュレーションを実行する論理シミュレー
   ション装置において、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように前記スキャン回路を変更する回
   路変更手段を設けたことを特徴とする論理シミュレーシ
   ョン装置。
5. 【請求項５】 スキャンＦ／Ｆから出力される信号が組
   合せ回路を通って次段のスキャンＦ／Ｆのデータ端子
   に、また同じ信号がスキャンパスを通って次段のスキャ
   ンＦ／Ｆのテスト入力端子にそれぞれ入力されるような
   スキャン回路を作成する際に、該スキャン回路に対しゲ
   ートレベルのシミュレーションを実行する論理シミュレ
   ーション装置において、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように前記スキャン回路を作成する回
   路作成手段を設けたことを特徴とする論理シミュレーシ
   ョン装置。
6. 【請求項６】 前記回路作成手段は、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように構成されたセルを用いてスキャ
   ン回路を作成するものであることを特徴とする請求項４
   又は５記載の論理シミュレーション装置。
7. 【請求項７】 スキャンＦ／Ｆから出力される信号が組
   合せ回路を通って次段のスキャンＦ／Ｆのデータ端子
   に、また同じ信号がスキャンパスを通って次段のスキャ
   ンＦ／Ｆのテスト入力端子にそれぞれ入力されるような
   スキャン回路を作成した後、該スキャン回路に対しゲー
   トレベルのシミュレーションを実行する論理シミュレー
   ション処理において、 前記スキャン回路を作成した後、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように前記スキャン回路を変更する処
   理を含み、 これらの処理をコンピュータに実行させることを特徴と
   する論理シミュレーション処理プログラムを格納したコ
   ンピュータ読み取り可能な記録媒体。
8. 【請求項８】 スキャンＦ／Ｆから出力される信号が組
   合せ回路を通って次段のスキャンＦ／Ｆのデータ端子
   に、また同じ信号がスキャンパスを通って次段のスキャ
   ンＦ／Ｆのテスト入力端子にそれぞれ入力されるような
   スキャン回路を作成した後、該スキャン回路に対しゲー
   トレベルのシミュレーションを実行する論理シミュレー
   ション処理において、 前記スキャン回路を作成する際に、 前記スキャンＦ／Ｆへのテストイネーブル信号が有効な
   ときには、スキャンパスからの信号のみが次段のスキャ
   ンＦ／Ｆへ入力され、テストイネーブル信号が無効なと
   きには、組合せ回路からの信号のみが次段のスキャンＦ
   ／Ｆへ入力されるように前記スキャン回路を構成する処
   理を含み、 これらの処理をコンピュータに実行させることを特徴と
   する論理シミュレーション処理プログラムを格納したコ
   ンピュータ読み取り可能な記録媒体。