JP2755237B2 - シミュレーション装置およびその方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシミュレーション装
置およびその方法に関し、特に論理回路を含む特定用途
向けカスタムＩＣ（ＡＳＩＣ）等の半導体集積回路の試
験用のシミュレーション装置およびその方法に関する。

【０００２】

【従来の技術】ＡＳＩＣ等の半導体集積回路の設計にお
いては、その論理回路の正当性を確認する論理検証が重
要であり、特に集積度の増大に伴ないコンピュータによ
る論理シミュレーションを用いた論理検証方法が広く採
用されている。すなわち、設計対象の論理回路の設計言
語による記述とシミュレーション実行制御データとを入
力として論理シミュレーションを行い、結果として動作
を表すタイムチャートを出力し、設計者はこのタイムチ
ャートの内容を確認することにより論理回路の動作の正
当性を確認する。また、シミュレーション結果が設計者
の期待値と同一であるか否かの自動チエックを目的とし
て、ＬＳＩテスタにサイクル毎の期待値を入力したサイ
クリックなシミュレーション用テストパターンを用い、
その期待値とシミュレーション結果とを比較することに
より自動的に検証するＡＳＩＣ用のシミュレーション装
置もある。

【０００３】従来のこの種のＡＳＩＣ用のシミュレーシ
ョン装置は、テスタの持つ電気的な入力信号のタイミン
グ差であるテスタスキューを考慮しておらず、ある種の
ＡＳＩＣ製品がこのテスタスキューの影響によりシミュ
レーション結果が合格しているのに、出荷テスト時には
不合格となるというトラブルが頻発していた。

【０００４】従来のこの種の一般的な第１のシミュレー
ション装置をブロックで示す図６を参照すると、この従
来のシミュレーション装置は、ネットリスト７とテスト
パターン８および素子の遅延時間とタイミングを規定し
たライブラリ１９を読み込み論理演算やタイミング検証
を行う演算部６と、演算部６の演算結果を保存する記憶
部２とを備える。

【０００５】次に、図６およびシミュレーション対象回
路の一例を示す図７（Ａ）およびそのタイムチャートを
示す図７（Ｂ）を参照して、従来のシミュレーション装
置の動作すなわちシミュレーション方法について説明す
ると、まず、シミュレーション対象回路は、処理対象の
データ系信号を入力するデータ系入力端子１３と、クロ
ック等の制御系信号を入力する制御系入力端子１４と、
データ系信号を所定の論理で組合せデータ信号ｄを出力
するデータ側組み合せ論理１５と、制御系信号を所定の
論理で組合せ制御信号ｃを出力する制御側組み合せ論理
１６と、入力端Ｄ，Ｃの各々にそれぞれデータ信号ｄ，
制御信号ｃの各々の供給に応答して動作し出力端Ｑから
出力信号ｑを出力する初段の順序回路素子２０と、入力
端Ｄ，Ｃの各々にそれぞれ信号ｑ，制御信号ｃの各々の
供給に応答して動作し出力端Ｑから出力信号ｑｑを内部
回路に出力しこの順序論理素子２０と同タイプの２段目
の順序回路素子１８とを備える。従来のシミュレーショ
ン方法はこのような回路構成に対しても、初段の順序回
路素子２０と２段目の順序回路素子１８については一律
に素子単体が満たすべき動作特性上のタイミング規定こ
こではセットアップタイム（以下ｔｓｅｔｕｐ）をライ
ブラリ化し、かつこのライブラリに対し、内部のタイミ
ング判定や出力の論理判定を行うものであった。

【０００６】図７（Ｂ）を参照すると、セットアップタ
イムｔｓｅｔｕｐは順序回路素子１８，２０のデータ信
号入力端Ｄのデータ信号の立上がりエッジから制御信号
入力端Ｃの制御信号の立上がりエッジまでの時間であ
り、これをともにαと定義する。シミュレーション時に
順序回路素子２０，１８でのタイミング関係が、ともに
ｔｓｅｔｕｐ≧αならばこの回路は正常動作するが、こ
れらの順序回路素子１８，２０の両方あるいはいずれか
一方のタイミングがｔｓｅｔｕｐ＜αであるならば、こ
の回路は誤動作する可能性があることを示している。

【０００７】したがって、この従来の第１のシミュレー
ション方法は、出荷テスト時にテスタスキューの影響を
受ける可能性ある初段の順序回路素子２０に対しても、
その後段に位置する順序回路素子１８と同様、素子単体
の特性を基準にタイミング判定を行っているので、デー
タ系入力端子１３と制御系入力端子１４の入力信号に一
切のスキューが生じない理想的状態においては回路動作
を正当に判定できる。しかし、そうでない場合すなわち
端子１３，１４の入力信号にスキューが生じている場合
にはこのシミュレーション結果が良であっても実際には
出荷テスト時の不良要因となるｔｓｅｔｕｐ＜αとなる
誤った判定をする可能性がある。

【０００８】上述したテスタ間の動作の差異すなわちテ
スタ機差による回路誤動作を防止することを図った、特
開平５−１８９５１７号公報記載の従来の第２のシミュ
レーション装置は、あらかじめ判明している特定のクロ
ック信号とデータ信号に対し、これらの入力信号のタイ
ミングがある一定の競合状態である時に、上記の特定の
データ信号に対してのみ不定レベルを発生し、この不定
レベルが発生しないように検証対象回路を設計すること
によりテスタ機差による回路誤動作を防止するというも
のである。

【０００９】しかし、不特定多数のクロック信号やデー
タ信号間の競合状態を任意に検出するものではなかっ
た。

【００１０】

【発明が解決しようとする課題】上述した従来の第１の
シミュレーション装置およびその方法は、回路中のすべ
ての順序回路素子のタイミング規定を一律に素子単体の
満足すべき特性値で定義し、このライブラリを基準に、
内部順序回路素子部のタイミング判定や出力論理判定を
行っているため、データ系入力信号と制御系入力信号の
スキューの影響を直接受ける不特定多数の順序回路素子
が内在する回路であっても、これらの順序回路素子に対
して本来考慮すべき外部スキューの影響を考慮したタイ
ミング判定ができないという問題点を有しているため、
デバイス出荷テスト時に不特定な入力の組み合せで発生
するテスタスキューにより回路が誤動作する可能性を洩
れなく検出することは不可能であるので、あらかじめ予
期できない不特定入力の組み合せで発生するテスタスキ
ューによる出荷テストトラブルを未然に防止できないと
いう欠点があった。

【００１１】また、テスタ機差による回路誤動作を防止
することを図った、従来の第２のシミュレーション装置
は、不特定多数のクロック信号やデータ信号間の競合状
態を任意に検出するものではなく用途が限定されるとい
う欠点があった。

【００１２】

【課題を解決するための手段】本発明のシミュレーショ
ン装置は、データ入力信号を入力し所定の論理で組合せ
データ信号を出力するデータ入力回路とクロックを含む
制御入力信号を入力し所定の論理で組合せ制御信号を出
力する制御入力回路と前記データ信号と制御信号との供
給に応答して論理動作をし論理出力信号を出力する少な
くとも１段の縦続接続された順序回路素子とを含む論理
回路の予め定めたテストパターンの供給に応答したテス
ト論理動作を検証するため、前記論理回路のネットリス
トと前記データ入力信号および制御入力信号を含む前記
テストパターンおよび回路素子の遅延時間とタイミング
を規定したライブラリを読み込み論理演算とタイミング
検証を含む演算手段を備えるシミュレーション装置にお
いて、直接前記データ信号と前記制御信号との供給を受
ける初段の前記順序回路素子を全て検出し順序回路素子
情報を出力する順序回路検出処理手段と、テスタの出力
する前記データ入力信号および制御入力信号のタイミン
グ差であるスキュー値のテスタ毎のばらつきであるスキ
ュー値変動を加えたシミュレーション用のスキュー値ラ
イブラリと、前記演算手段への演算実行指示および前記
ライブラリに前記スキュー値ライブラリの所定データを
移植するとともに前記ネットリストのデータ置換を行う
データ置換手段とを備えて構成されている。

【００１３】本発明のシミュレーション方法は、データ
入力信号を入力し所定の論理で組合せデータ信号を出力
するデータ入力回路とクロックを含む制御入力信号を入
力し所定の論理で組合せ制御信号を出力する制御入力回
路と前記データ信号と制御信号との供給に応答して論理
動作をし論理出力信号を出力する少なくとも１段の縦続
接続された順序回路素子とを含む論理回路の予め定めた
テストパターンの供給に応答したテスト論理動作を検証
するシミュレーション方法において、前記論理回路のネ
ットリストから前記データ入力回路と前記制御入力回路
とを含む全ての入力回路を指定する第１のステップと、
前記全ての入力回路のネット名を追跡しこれら全ての入
力回路の各々の１つ後段の回路素子タイプを点検して初
段の前記順序回路素子を検出する第２のステップと、前
記初段の順序回路素子の検出に応答してこの初段の順序
回路素子の素子タイプと素子名とを含む初段順序回路情
報を生成する第３のステップと、テスタの出力する前記
データ入力信号および制御入力信号のタイミング差であ
るスキュー値のテスタ毎のばらつきである予め定めたス
キュー値変動を含めたライブラリであるスキュー値ライ
ブラリのデータ名に前記初段順序回路情報を変更して初
段スキュー値素子データを生成しこのスキュー値ライブ
ラリに格納する第４のステップと、前記スキュー値ライ
ブラリのなかから前記初段スキュー値素子データのみを
抽出し通常シミュレーション用のライブラリである通常
ライブラリにコピーして移植し初段スキュー値ライブラ
リを生成する第５のステップと、前記ネットリスト上で
前記初段順序回路情報に合致する素子名対応の初段順序
回路素子を特定しこの特定した初段順序回路素子を前記
初段スキュー値ライブラリ名に置換してシミュレーショ
ンを実行する第６とステップとを含むことを特徴とする
ものである。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態を図６
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
シミュレーション装置は、従来と共通の演算部６と、ネ
ットリスト７と、テストパターン８とに加えて、途中の
組み合せ論理を経て外部のデータ系入力および制御系入
力に直結する内部の順序回路素子すなわち初段順序回路
素子を全て検出し順序回路素子情報を出力する順序回路
検出処理部１と、順序回路素子情報やデータ処理結果お
よび演算結果を記憶する記憶部２Ａと、記憶部２Ａへの
データ処理結果の読出し書込みと演算部６への演算実行
指示および通常ライブラリ５に必要なスキュー値ライブ
ラリ４のみを転送するとともにネットリストのデータ置
換を行うデータ置換処理部３と、テスタスキュー値のば
らつきすなわちテスタスキュー値変動を加味したシミュ
レーション用のスキュー値ライブラリ４と、通常のシミ
ュレーション用の通常ライブラリ５とを備える。

【００１５】このような構成により本実施の形態のシミ
ュレーション装置は、入力側に位置しテスタスキューの
影響を受ける可能性のある全ての初段順序回路素子を回
路の全入力経路に対して追跡・抽出し、かつ、ここで抽
出した初段順序回路素子のみをテスタスキュー値変動を
考慮したスキュー値ライブラリで置換してシミュレーシ
ョンを行うことにより、テスタスキュー値変動の影響に
より誤動作し得る全てのタイミング要因を回路検証段階
で検出する。

【００１６】次に、本実施の形態のシミュレーション対
象論理回路の一例およびタイミング規定図を示す図３を
参照すると、図３（Ａ）に示すシミュレーション対象回
路は、従来と共通のデータ系入力端子１３と、制御系入
力端子１４と、データ信号ｄを出力するデータ側組み合
せ論理１５と、制御信号ｃを出力する制御側組み合せ論
理１６と、順序回路素子１８とに加えて、従来の初段の
順序回路素子２０の代りに入力端Ｄ，Ｃの各々のタイミ
ング規格に後述のテスタスキュー対応のセットアップタ
イムの変動分に相当する変動範囲値を加えそれぞれデー
タ信号ｄ，制御信号ｃの各々の供給に応答して動作し出
力端Ｑから出力信号ｑを出力する初段のスキュー値順序
回路素子１７とを備える。

【００１７】次に、図１および処理手順をフローチャー
トで示す図２および図３を参照して本実施の形態の動作
について説明すると、まず、回路接続情報であるネット
リスト７より、データ系，制御系各入力端子１３，１４
を含む全入力端子を選定する（ステップ２０１）。そし
て、ただちに全入力端子のネット名をトレースし、全入
力端子の１つ後段の素子タイプをチェックする（ステッ
プ２０２）。ここで、入力端子に最も近い初段の順序回
路素子（ここではスキュー値順序回路素子１７）が検出
されたか否かを判定し（ステップ２０３）、検出された
場合は初段の順序回路素子タイプすなわちフリップフロ
ップ等の種類，および素子名すなわちネットリスト中で
付加されたユニークな素子名を記憶し（ステップ２０
４）、続いて初段順序回路素子の次に位置する２段目の
順序回路素子を追跡し、この有無を判定する（ステップ
２０５）。ここで、２段目の順序回路素子（ここでは１
８）が検出された場合は、スキューの影響を受ける順序
回路素子は、ステップ２０３で検出した初段の順序回路
素子に特定されることからネットリストを追跡を終了
し、ステップ２０４の記憶内容より、初段の順序回路素
子タイプおよび素子名を出力する（ステップ２０８）。

【００１８】一方、ステップ２０３でデータ側および制
御側の各々の組み合せ論理１５，１６のいずれかあるい
は両方が検出され初段順序回路素子が検出されない場
合、およびステップ２０５で２段目の順序回路素子が見
つからない場合には、次段のネットリストを調査し（ス
テップ２０６）、回路の最終段に達しない限り、ステッ
プ２０２〜２０６の処理を繰り返す。また、このとき、
回路の最終段に到達した経路に対しては、強制的にネッ
トリストの追跡を終了する（ステップ２０７）。

【００１９】続いて、ステップ２０１〜ステップ２０７
の処理を経て出力されたステップ２０８のデータに対
し、素子タイプの情報を抽出し、これらをテスタスキュ
ー値変動を考慮したシミュレーションライブラリ（以下
スキュー値ライブラリ）名に変更し（ステップ２０９）
てスキュー値ライブラリ４に格納し、スキュー値ライブ
ラリ４の中からステップ２０９でライブラリ名を書き換
えられた素子タイプのみを抽出し（ステップ２１０）、
さらにステップ２１０で抽出したスキュー値ライブラリ
４を通常ライブラリ５中にコピーすることで、通常ライ
ブラリ５への特定のスキュー値ライブラリ４の移植が完
了する（ステップ２１１）。ここで、ステップ２０９〜
２１１により、特定の順序回路素子タイプに対するスキ
ュー値ライブラリは用意されたので、後はネットリスト
上で該当する素子名、つまり図３（Ａ）によれば、スキ
ュー値順序回路素子１７を特定し、これをテスタスキュ
ー値変動を加えたスキュー値順序回路素子１７のシミュ
レーション用のライブラリ４で置換し、シミュレーショ
ンを実行する。

【００２０】すなわち、ステップ２０８の素子名情報に
合致する特定素子のタイプ名のみをスキュー値ライブラ
リ名に変更し（ステップ２１２）、シミュレーションを
実行する（ステップ２１３）。

【００２１】次に、ステップ２１３のシミュレーション
結果の判定方法について説明する。

【００２２】テスタスキュー値変動を加えたスキュー値
順序回路素子１７にかかわるタイミング規定を示す図３
（Ｂ）を参照すると、このタイミング規定は、テスタス
キュー値変動範囲の絶対値βをデータ系入力端子１３に
対して＋β，制御系入力端子１４に対して−βと定義す
ると、テスタスキュー値変動を加えたスキュー値順序回
路素子１７のセットアップタイムの規定は、素子単体の
セットアップタイムの規定を従来と同様αとすれば、ｔ
ｓｅｔｕｐ≧（２β＋α）となる。

【００２３】つまり、スキュー値順序回路素子１７にか
かわる動作タイミング関係がｔｓｅｔｕｐ≧（２β＋
α）を満足すれば、テスタスキューの影響を受けても回
路は正常動作するが、上記タイミング関係がｔｓｅｔｕ
ｐ＜（２β＋α）となれば回路は誤動作することを意味
しており、これは全ての検出された順序回路素子に対し
ても同様である。したがって、ステップ２１３のシミュ
レーション結果に対しては、ｔｓｅｔｕｐ＜（２β＋
α）であるか否かでタイミング判定を行い（ステップ２
１４）、かつ出力期待値に対するファンクションエラー
の有無を判定することにより（ステップ２１５）、テス
タスキューにより誤動作する（ステップ２１６）かテス
タスキューの影響を受けない（ステップ２１７）かを容
易に検証することが可能である。

【００２４】なお、本実施の形態では、タイミング規定
として代表してセットアップタイムを引用したが、ホー
ルドタイム，リリースタイム，リムーバタイムに対する
テスタスキューの影響も同様の構成、手順にて検出可能
である。

【００２５】次に、本発明の第２の実施の形態を図１と
共通の構成要素は共通の文字を付して同様にブロックで
示す図４を参照すると、本実施の形態の前述の第１の実
施の形態との相違点は、記憶回路２Ａ，データ置換処理
部３，演算部６の代りに、順序回路検出処理部１で検出
した初段順序回路素子を１つずつ選択しかつ選択した１
つの順序回路素子の入力部よりシミュレーション対象回
路の入力端子に向けてネットリストをトレースバックす
るネットリストトレースバック処理部９と、ネットリス
トトレースバック処理部９にて特定したデータ系および
制御系のパスに対して入力端子までのパス遅延を計算す
るパス遅延演算部１０と、パス遅延演算部１０にて計算
したデータ系および制御系のパス遅延値を全てのデータ
系，制御系信号の組み合せに対して各々比較するスキュ
ー判定部１１と、スキュー判定部１１によりテスタスキ
ューマージンがないと判定されたデータ系，制御系信号
の組み合せに対し各入力端子名と入力端子間の遅延差を
表示するエラー情報出力部１２とを備えることである。

【００２６】このような構成により、本実施の形態のシ
ミュレーション装置は、先に第１の実施の形態により抽
出した入力端子側に位置する全ての初段順序回路素子の
各々にに対して、各々の素子の入力部よりネットリスト
をトレースバックすることで、上記初段順序回路素子の
動作に影響を与える入力信号端子とその入力経路（パ
ス）を特定し、かつ、ここで特定した入力経路の遅延値
を、データ系と制御系に分けて独立に算出し、さらにデ
ータ系，制御系の全ての入力信号の組み合せに対して各
入力信号間の遅延差を算出することにより、データ系信
号と制御系信号の間で、テスタスキューの余裕度がある
かどうかを判定することができる。

【００２７】第１の実施の形態がテストパターンにより
素子の状態変化を検証する動的（ダイナミック）なシミ
ュレーションであるのに対し、本実施の形態は、素子の
状態変化をネットリストの接続に従って一義的にトレー
スすることにより遅延を計算する静的（スタティック）
なシミュレーションを実行するものである。

【００２８】次に、図４および処理手順を図２と共通の
構成要素は共通の文字を付して同様にフローチャートで
示す図５を参照して本実施の形態の動作について説明す
ると、まず、ステップ２０１〜２０７は上述の第１の実
施の形態と全く同様であるため説明を省略し、ステップ
２１８以降の処理について説明する。まず、ステップ２
０４で記憶された初段順序回路素子の１つを選択し（ス
テップ２１８）、この順序回路素子の入力部よりネット
リストをトレースバックし、外部入力端子に到達する経
路を特定する（ステップ１９）。次に、ステップ２１９
におけるトレース結果をもとに、データ系入力部に対す
るパス遅延を計算し（ステップ２２０）、つづいて制御
系入力部に対するパス遅延を計算する（ステップ２２
１）。そして、ステップ２２１とステップ２２０で算出
された各々のパス遅延値を比較し（ステップ２２２）、
このパス遅延差がテスタスキューβの２倍、すなわち２
β以上であれば、上記２つの信号は最大限に競合したと
きでも入力のタイミング関係は逆転しないので、テスタ
スキューの影響はないと判定する。

【００２９】一方、ステップ２２２において、上記２つ
の信号の遅延差が２β未満ならば、これらの遅延差はワ
ーストのテスタスキュー値変動２βに対して入力のタイ
ミング関係を逆転させる可能性を示すものであり、判定
結果はスキューマージン不足によるエラーとして各々の
入力端子名と入力端子間の実際の遅延差を出力する（ス
テップ２２３）。ステップ２１８〜２２３までの処理が
１通り終了したら次の初段順序回路素子の有無をチェッ
クし（ステップ２２４）、調査対象の素子がなくなるま
でステップ２１８〜２２３の処理を同様に反復する。

【００３０】したがって、本実施の形態では、テスタス
キューの影響を受ける可能性のあるデータ系および制御
系の入力を組として検出し、さらにこれら２つの入力信
号間の遅延差出力処理を所要の入力系に対して洩れなく
行うことにより、不特定な組み合せのテスタスキューに
対する回路の動作余裕度を定量的に把握することが可能
で、これを回路やテストパターン設計に反映することに
より出荷テストトラブルの未然防止に役立つ。

【００３１】ＡＳＩＣの出荷テストトラブルに占めるテ
スタ起因のトラブル発生率を２０％と仮定すると、第
１，第２の実施の形態の導入により、今後のＡＳＩＣの
出荷トラブルを２０％程度低減し、これによる試作品や
量産品の出荷停滞をなくし、生産性を高めることが可能
となる。

【００３２】

【発明の効果】以上説明したように、本発明のシミュレ
ーション装置およびその方法は、初段の順序回路素子を
全て検出し順序回路素子情報を出力する順序回路検出処
理手段と、スキュー値変動を加えたシミュレーション用
のスキュー値ライブラリと、ライブラリに上記スキュー
値ライブラリの所定データを移植するとともにネットリ
ストのデータ置換を行うデータ置換手段とを備え、デー
タ系，制御系各入力信号にスキューの影響を直接受ける
可能性のある初段順序回路素子のみを全て検出し、かつ
これらの検出素子のみをテスタスキュー値変動分を付加
したシミュレーションライブラリで全て置換し、置換素
子に対してタイミング判定を行うことにより、通常のシ
ミュレーションでは検出不能な不特定多数のテスタスキ
ュー値変動による順序回路の誤動作要因を回路検証時点
でチェックできるので、この検証後のＡＳＩＣ等の出荷
テストトラブルを大幅に低減できるという効果がある。

【図面の簡単な説明】

【図１】本発明のシミュレーション装置の第１の実施の
形態を示すブロック図である。

【図２】本実施の形態のシミュレーション方法の一例を
示すフローチャートである。

【図３】本実施の形態のシミュレーション対象回路の一
例を示すブロック図とこの回路のタイミング規定を示す
説明図である。

【図４】本発明のシミュレーション装置の第２の実施の
形態を示すブロック図である。

【図５】本実施の形態のシミュレーション方法の一例を
示すフローチャートである。

【図６】従来のシミュレーション装置の一例を示すブロ
ック図である。

【図７】従来のシミュレーション対象回路の一例を示す
ブロック図とこの回路のタイミング規定を示す説明図で
ある。

【符号の説明】

１ 順序回路検出処理部 ２，２Ａ 記憶部 ３ データ置換処理部 ４ スキュー値ライブラリ ５ 通常ライブラリ ６ 演算部 ７ ネットリスト ８ テストパターン ９ ネットリストトレースバック処理部 １０ パス遅延演算部 １１ スキュー判定部 １２ エラー情報出力部 １３ データ系入力端子 １４ 制御系入力端子 １５ データ側組み合せ論理 １６ 制御側組み合せ論理 １７ スキュー値順序回路素子 １８，２０ 順序回路素子 １９ ライブラリ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 データ入力信号を入力し所定の論理で組
   合せデータ信号を出力するデータ入力回路とクロックを
   含む制御入力信号を入力し所定の論理で組合せ制御信号
   を出力する制御入力回路と前記データ信号と制御信号と
   の供給に応答して論理動作をし論理出力信号を出力する
   少なくとも１段の縦続接続された順序回路素子とを含む
   論理回路の予め定めたテストパターンの供給に応答した
   テスト論理動作を検証するため、前記論理回路のネット
   リストと前記データ入力信号および制御入力信号を含む
   前記テストパターンおよび回路素子の遅延時間とタイミ
   ングを規定したライブラリを読み込み論理演算とタイミ
   ング検証を含む演算手段を備えるシミュレーション装置
   において、 直接前記データ信号と前記制御信号との供給を受ける初
   段の前記順序回路素子を全て検出し順序回路素子情報を
   出力する順序回路検出処理手段と、 テスタの出力する前記データ入力信号および制御入力信
   号のタイミング差であるスキュー値のテスタ毎のばらつ
   きであるスキュー値変動を加えたシミュレーション用の
   スキュー値ライブラリと、 前記演算手段への演算実行指示および前記ライブラリに
   前記スキュー値ライブラリの所定データを移植するとと
   もに前記ネットリストのデータ置換を行うデータ置換手
   段とを備えることを特徴とするシミュレーション装置。
2. 【請求項２】 前記順序回路素子情報に含む前記初段順
   序回路素子を１つずつ選択しかつ選択した１つの順序回
   路素子の入力端より前記論理回路の前記入力回路に向け
   て前記ネットリストをトレースバックするネットリスト
   トレースバック処理手段と、 前記ネットリストトレースバック処理手段にて特定した
   前記データ信号および制御信号の各々のパスに対して前
   記入力回路の入力端子までのパス遅延を計算するパス遅
   延演算手段と、 前記パス遅延演算手段にて計算した前記データ信号およ
   び制御信号の各々のパス遅延値を全ての前記データ信
   号，制御信号の組み合せに対してそれぞれ比較するスキ
   ュー判定手段と、 前記スキュー判定手段によりテスタスキューマージンが
   ないと判定された前記データ信号，制御信号の組み合せ
   に対し各入力回路名と入力回路間の遅延差を表示するエ
   ラー情報出力手段とを備えることを特徴とする請求項１
   記載のシミュレーション装置。
3. 【請求項３】 データ入力信号を入力し所定の論理で組
   合せデータ信号を出力するデータ入力回路とクロックを
   含む制御入力信号を入力し所定の論理で組合せ制御信号
   を出力する制御入力回路と前記データ信号と制御信号と
   の供給に応答して論理動作をし論理出力信号を出力する
   少なくとも１段の縦続接続された順序回路素子とを含む
   論理回路の予め定めたテストパターンの供給に応答した
   テスト論理動作を検証するシミュレーション方法におい
   て、 前記論理回路のネットリストから前記データ入力回路と
   前記制御入力回路とを含む全ての入力回路を指定する第
   １のステップと、 前記全ての入力回路のネット名を追跡しこれら全ての入
   力回路の各々の１つ後段の回路素子タイプを点検して初
   段の前記順序回路素子を検出する第２のステップと、 前記初段の順序回路素子の検出に応答してこの初段の順
   序回路素子の素子タイプと素子名とを含む初段順序回路
   情報を生成する第３のステップと、 テスタの出力する前記データ入力信号および制御入力信
   号のタイミング差であるスキュー値のテスタ毎のばらつ
   きである予め定めたスキュー値変動を含めたライブラリ
   であるスキュー値ライブラリのデータ名に前記初段順序
   回路情報を変更して初段スキュー値素子データを生成し
   このスキュー値ライブラリに格納する第４のステップ
   と、 前記スキュー値ライブラリのなかから前記初段スキュー
   値素子データのみを抽出し通常シミュレーション用のラ
   イブラリである通常ライブラリにコピーして移植し初段
   スキュー値ライブラリを生成する第５のステップと、 前記ネットリスト上で前記初段順序回路情報に合致する
   素子名対応の初段順序回路素子を特定しこの特定した初
   段順序回路素子を前記初段スキュー値ライブラリ名に置
   換してシミュレーションを実行する第６とステップとを
   含むことを特徴とするシミュレーション方法。
4. 【請求項４】 前記第３のステップで生成された初段順
   序回路情報のうちの１つの初段順序回路素子を選択し選
   択回路素子を生成するする第７のステップと、 前記選択回路素子のデータ信号，制御信号の各々の入力
   端より前記ネットリストをトレースバックしそれぞれの
   外部入力端子に到達するデータ信号経路，制御信号経路
   を特定する第８のステップと、 前記データ信号経路，制御信号経路の各々のデータ信
   号，制御信号各パス遅延値を計算しこれらデータ信号，
   制御信号各パス遅延値の差が前記スキュー値変動範囲内
   にあるか否かを判定する第９のステップとを含むことを
   特徴とする請求項３記載のシミュレーション方法。