JPH0533426B2 - - Google Patents
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- JPH0533426B2 JPH0533426B2 JP61293058A JP29305886A JPH0533426B2 JP H0533426 B2 JPH0533426 B2 JP H0533426B2 JP 61293058 A JP61293058 A JP 61293058A JP 29305886 A JP29305886 A JP 29305886A JP H0533426 B2 JPH0533426 B2 JP H0533426B2
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- JP
- Japan
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- logic
- simulation
- signal
- logic circuit
- block
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Links
- 238000004088 simulation Methods 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機を用いて論理回路の検証を行う
論理回路シミユレーシヨン方法に係り、特に大規
模論理回路の検証を行う場合に好適な論理回路シ
ミユレーシヨン方法に関する。
論理回路シミユレーシヨン方法に係り、特に大規
模論理回路の検証を行う場合に好適な論理回路シ
ミユレーシヨン方法に関する。
〔従来の技術〕
一般に論理回路シミユレーシヨンは、論理回路
設計の正常性を検証するのに用いられる。通常、
この種のシミユレーシヨンは汎用目的コンピユー
タ上に対象論理回路モデルを構築し、その入力端
子に０、０などの信号情報を与えて、回路内の各
ゲート、素子等の信号変化情報をデイスク等のフ
アイルに格納し、それを期待値と比較して論理検
証を行つている。しかし、大規模な論理回路の論
理シミユレーシヨンでは、すべての素子等の出力
変化情報を格納するためのフアイル量は膨大な量
となり、物理的な制限から、フアイルへの出力情
報を限定する必要がある。このため、シミユレー
シヨン対象論理回路の誤動作原因を追求するため
の情報が不足しがちとなり、従来は一つの誤動作
原因を追求するために数回の論理シミユレーシヨ
ン処理を同一論理回路に対して行つていた。
設計の正常性を検証するのに用いられる。通常、
この種のシミユレーシヨンは汎用目的コンピユー
タ上に対象論理回路モデルを構築し、その入力端
子に０、０などの信号情報を与えて、回路内の各
ゲート、素子等の信号変化情報をデイスク等のフ
アイルに格納し、それを期待値と比較して論理検
証を行つている。しかし、大規模な論理回路の論
理シミユレーシヨンでは、すべての素子等の出力
変化情報を格納するためのフアイル量は膨大な量
となり、物理的な制限から、フアイルへの出力情
報を限定する必要がある。このため、シミユレー
シヨン対象論理回路の誤動作原因を追求するため
の情報が不足しがちとなり、従来は一つの誤動作
原因を追求するために数回の論理シミユレーシヨ
ン処理を同一論理回路に対して行つていた。
なお、論理シミユレーシヨン結果をもとに再度
論理シミユレーシヨンを行う公知例としては、例
えば特開昭59−117660号公報が挙げられる。
論理シミユレーシヨンを行う公知例としては、例
えば特開昭59−117660号公報が挙げられる。
上記従来技術では、一つの誤動作原因を追求す
るために数回の論理シミユレーシヨン処理を同一
対象論理回路に対して行うことが必要であり、計
算機処理時間の増大、原因追求期間の長期化の問
題があつた。
るために数回の論理シミユレーシヨン処理を同一
対象論理回路に対して行うことが必要であり、計
算機処理時間の増大、原因追求期間の長期化の問
題があつた。
本発明の目的は、大規模論理回路の論理シミユ
レーシヨン処理を減少し、計算機処理時間を減ら
すとゝもに、原因追求期間の短縮を図る論理回路
シミユレーシヨン方法を提供することにある。
レーシヨン処理を減少し、計算機処理時間を減ら
すとゝもに、原因追求期間の短縮を図る論理回路
シミユレーシヨン方法を提供することにある。
本発明は、大規模論理回路等のシミユレーシヨ
ンにおける信号変化情報を、各LSI単位などの論
理ブロツク間に相当する信号伝搬線の信号変化情
報を各論理ブロツクの入出力信号線に対応づけて
フアイルへ出力し、論理回路の動作を追求する時
には、各論理ブロツクに対し、フアイルへ出力し
たブロツク間の信号変化情報を信号入力源として
用い、論理ブロツク単位に再度論理シミユレーシ
ヨンを行うことを特徴とする。
ンにおける信号変化情報を、各LSI単位などの論
理ブロツク間に相当する信号伝搬線の信号変化情
報を各論理ブロツクの入出力信号線に対応づけて
フアイルへ出力し、論理回路の動作を追求する時
には、各論理ブロツクに対し、フアイルへ出力し
たブロツク間の信号変化情報を信号入力源として
用い、論理ブロツク単位に再度論理シミユレーシ
ヨンを行うことを特徴とする。
各論理ブロツク間の信号変化は、全論理回路を
シミユレートした結果の変化であり、その信号変
化情報を信号供給源として用い、各論理ブロツク
の論理シミユレーシヨンを行つても、その動作内
容は一致することになる。また、各論理ブロツク
毎にシミユレートすることにより、論理シミユレ
ーシヨンに要するメモリ量が低減でき、タイムシ
エアリングシステム上での論理シミユレーシヨン
実行や、シミユレーシヨン処理の分散処理などを
行え、シミユレーシヨン実行結果のターンアラウ
ンドタイムの短縮が可能となる。
シミユレートした結果の変化であり、その信号変
化情報を信号供給源として用い、各論理ブロツク
の論理シミユレーシヨンを行つても、その動作内
容は一致することになる。また、各論理ブロツク
毎にシミユレートすることにより、論理シミユレ
ーシヨンに要するメモリ量が低減でき、タイムシ
エアリングシステム上での論理シミユレーシヨン
実行や、シミユレーシヨン処理の分散処理などを
行え、シミユレーシヨン実行結果のターンアラウ
ンドタイムの短縮が可能となる。
以下、本発明の一実施例について図面により詳
細に説明する。
細に説明する。
第１図は本発明の一実施例の構成図である。論
理シミユレーシヨンは、LSIなどの論理ブロツク
を複数含むシミユレーシヨン対象論理回路２の回
路データと、その論理回路を検証するための各入
力信号の信号変化を与える信号入力データ３を論
理シミユレータ１に入力し、論理回路２の信号変
化を順次計算し結果を出力結果４として出力す
る。出力結果４には、シミユレーシヨン対象とな
つた論理回路２の各論理ブロツク５，６の入出力
信号名などの接続情報７と前記信号変化情報８が
含まれる。第２図は出力結果４内の信号変化情報
８の詳細を示したもので、各時刻毎に信号名
（Ａ，Ｂ，……）とその信号値（０とか１）を出
力する。
理シミユレーシヨンは、LSIなどの論理ブロツク
を複数含むシミユレーシヨン対象論理回路２の回
路データと、その論理回路を検証するための各入
力信号の信号変化を与える信号入力データ３を論
理シミユレータ１に入力し、論理回路２の信号変
化を順次計算し結果を出力結果４として出力す
る。出力結果４には、シミユレーシヨン対象とな
つた論理回路２の各論理ブロツク５，６の入出力
信号名などの接続情報７と前記信号変化情報８が
含まれる。第２図は出力結果４内の信号変化情報
８の詳細を示したもので、各時刻毎に信号名
（Ａ，Ｂ，……）とその信号値（０とか１）を出
力する。
次に、対象論理回路内のある論理ブロツク５に
対して詳細の検証を必要とする場合などの、再論
論理シミユレーシヨン実行時には、対象論理ブロ
ツク５の回路データと、前記出力結果４内の該対
象論理ブロツク５の信号変化情報とを論理シミユ
レータ１へ入力し、論理ブロツク５の論理シミユ
レーシヨンを実行する。出力結果４の信号変化情
報８は、対象論理回路２の全体をシミユレートし
た結果の変化情報であり、この信号変化情報８を
信号供給源として用いて、各論理ブロツク５，６
などの再論理シユミレーシヨンを行つても、その
動作内容に矛盾をきたさない。
対して詳細の検証を必要とする場合などの、再論
論理シミユレーシヨン実行時には、対象論理ブロ
ツク５の回路データと、前記出力結果４内の該対
象論理ブロツク５の信号変化情報とを論理シミユ
レータ１へ入力し、論理ブロツク５の論理シミユ
レーシヨンを実行する。出力結果４の信号変化情
報８は、対象論理回路２の全体をシミユレートし
た結果の変化情報であり、この信号変化情報８を
信号供給源として用いて、各論理ブロツク５，６
などの再論理シユミレーシヨンを行つても、その
動作内容に矛盾をきたさない。
第３図は論理シミユレータ１の処理フローを示
したものである。
したものである。
対象論理回路２の全体の論理シミユレーシヨン
手順は、再シミユレーシヨン処理かどうか判定し
た後（ステツプ301）、まず対象論理回路２の回路
データを読込んで、その信号変化を計算できる形
式へ変換する（ステツプ302）。次に、シミユレー
シヨン時刻を設定し（ステツプ303）、信号入力デ
ータ３があれば（ステツプ304）、時刻が一致する
信号入力データを読込み、その信号値を対象論理
回路２へ与える（ステツプ305）。同一時刻に与え
るベき信号入力データが無くなつた後、与えられ
た信号値で各論理素子の出力値を計算し（ステツ
プ306）、その出力値が変つたか調べる（ステツプ
307）。そして、変化した信号について、その信号
値を接続されている論理素子へ伝える。この時、
伝搬信号が論理ブロツクの接続部であれば、出力
結果４に論理ブロツク接続情報とゝもに信号名と
信号値を出力する（ステツプ308）。このようにし
て各論理素子の出力値計算をくり返し行い、同一
シミユレーシヨン時刻内の論理素子計算がすべて
終ると（ステツプ309）、シミユレーシヨン時刻を
進め（ステツプ310）、信号入力データ読込みから
の処理を、シミユレーシヨン終了時刻までくり返
す（ステツプ311）。
手順は、再シミユレーシヨン処理かどうか判定し
た後（ステツプ301）、まず対象論理回路２の回路
データを読込んで、その信号変化を計算できる形
式へ変換する（ステツプ302）。次に、シミユレー
シヨン時刻を設定し（ステツプ303）、信号入力デ
ータ３があれば（ステツプ304）、時刻が一致する
信号入力データを読込み、その信号値を対象論理
回路２へ与える（ステツプ305）。同一時刻に与え
るベき信号入力データが無くなつた後、与えられ
た信号値で各論理素子の出力値を計算し（ステツ
プ306）、その出力値が変つたか調べる（ステツプ
307）。そして、変化した信号について、その信号
値を接続されている論理素子へ伝える。この時、
伝搬信号が論理ブロツクの接続部であれば、出力
結果４に論理ブロツク接続情報とゝもに信号名と
信号値を出力する（ステツプ308）。このようにし
て各論理素子の出力値計算をくり返し行い、同一
シミユレーシヨン時刻内の論理素子計算がすべて
終ると（ステツプ309）、シミユレーシヨン時刻を
進め（ステツプ310）、信号入力データ読込みから
の処理を、シミユレーシヨン終了時刻までくり返
す（ステツプ311）。
上記対象論理回路全体の論理シミユレーシヨン
結果から例えば特定の論理ブロツク５を再シミユ
レーシヨンする時には、まずその論理ブロツク５
の回路データを読込んで計算できる形式へ変換す
る（ステツプ312）。次に、前記出力結果４にある
論理ブロツク接続情報７から、対象となつた論理
ブロツクの接続信号名を取出した後（ステツプ
313）、信号変化情報８を読込み（ステツプ314）、
その中から前記接続信号名に対応する信号変化情
報を取出して信号入力データ形式へ変換する（ス
テツプ315、316）。信号変化情報８の読込みが全
て終了すると（ステツプ317）、ステツプ303以降
の処理により論理ブロツク５に対する再論理シミ
ユレーシヨンを実行する。
結果から例えば特定の論理ブロツク５を再シミユ
レーシヨンする時には、まずその論理ブロツク５
の回路データを読込んで計算できる形式へ変換す
る（ステツプ312）。次に、前記出力結果４にある
論理ブロツク接続情報７から、対象となつた論理
ブロツクの接続信号名を取出した後（ステツプ
313）、信号変化情報８を読込み（ステツプ314）、
その中から前記接続信号名に対応する信号変化情
報を取出して信号入力データ形式へ変換する（ス
テツプ315、316）。信号変化情報８の読込みが全
て終了すると（ステツプ317）、ステツプ303以降
の処理により論理ブロツク５に対する再論理シミ
ユレーシヨンを実行する。
以上の説明から明らかな如く、本発明によれ
ば、大規模論理回路の論理回路シミユレーシヨン
を１回実行して、各論理ブロツクの入出力端子に
限定して信号変化情報を取得し、その後は、該取
得した信号変化情報から着目する論理ブロツクに
対応するものを取り出して、論理ブロツクレベル
の論理シミユレーシヨンを行うだけでよいため、
大規模論理回路レベルの論理シミユレーシヨン処
理が減少し、また、再シミユレーシヨン処理時の
使用メモリ量の低下および複数論理ブロツクのマ
ルチ処理が可能となり、論理シミユレーシヨンの
ターンアラウンドが改善される。
ば、大規模論理回路の論理回路シミユレーシヨン
を１回実行して、各論理ブロツクの入出力端子に
限定して信号変化情報を取得し、その後は、該取
得した信号変化情報から着目する論理ブロツクに
対応するものを取り出して、論理ブロツクレベル
の論理シミユレーシヨンを行うだけでよいため、
大規模論理回路レベルの論理シミユレーシヨン処
理が減少し、また、再シミユレーシヨン処理時の
使用メモリ量の低下および複数論理ブロツクのマ
ルチ処理が可能となり、論理シミユレーシヨンの
ターンアラウンドが改善される。
第１図は本発明の一実施例の構成図、第２図は
論理シミユレーシヨン出力結果の一例を示す図、
第３図は第１図における論理シミユレータの処理
フロー例を示す図である。 １……論理シミユレータ、２……論理回路、３
……信号入力データ、４……シミユレーシヨン出
力結果、５，６……論理ブロツク、７……論理ブ
ロツク接続情報、８……信号変化情報。
論理シミユレーシヨン出力結果の一例を示す図、
第３図は第１図における論理シミユレータの処理
フロー例を示す図である。 １……論理シミユレータ、２……論理回路、３
……信号入力データ、４……シミユレーシヨン出
力結果、５，６……論理ブロツク、７……論理ブ
ロツク接続情報、８……信号変化情報。
Claims (1)
- 【特許請求の範囲】 １ 複数の論理ブロツクを含む論理回路をシミユ
レートする論理回路シミユレーシヨン方法におい
て、 前記複数の論理ブロツクを含むシミユレート対
象論理回路全体をシミユレートし、各論理ブロツ
ク間の接続情報と該接続情報に対応する信号変化
情報をシミユレート結果情報としてフアイルへ出
力する処理と、 前記フアイルへ出力されたシミユレート対象論
理回路全体のシミユレート結果情報から、着目す
る論理ブロツクに関係のある接続情報に対応する
信号変化情報を取り込み、該信号変化情報を該着
目する論理ブロツクに与えて、論理ブロツク単位
に再度シミユレートする処理と、 からなることを特徴とする論理回路シミユレーシ
ヨン方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293058A JPS63145549A (ja) | 1986-12-09 | 1986-12-09 | 論理回路シミユレ−シヨン方法 |
| US07/128,584 US4922445A (en) | 1986-12-09 | 1987-12-04 | Logic circuit simulation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293058A JPS63145549A (ja) | 1986-12-09 | 1986-12-09 | 論理回路シミユレ−シヨン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63145549A JPS63145549A (ja) | 1988-06-17 |
| JPH0533426B2 true JPH0533426B2 (ja) | 1993-05-19 |
Family
ID=17789919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293058A Granted JPS63145549A (ja) | 1986-12-09 | 1986-12-09 | 論理回路シミユレ−シヨン方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922445A (ja) |
| JP (1) | JPS63145549A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02144674A (ja) * | 1988-11-25 | 1990-06-04 | Fujitsu Ltd | 論理回路シミュレーション装置 |
| JPH04227575A (ja) * | 1990-06-25 | 1992-08-17 | Mitsubishi Electric Corp | 論理回路シミュレーション方法 |
| US5530841A (en) * | 1990-12-21 | 1996-06-25 | Synopsys, Inc. | Method for converting a hardware independent user description of a logic circuit into hardware components |
| US5490266A (en) * | 1991-03-01 | 1996-02-06 | Altera Corporation | Process oriented logic simulation having stability checking |
| EP0508619A2 (en) * | 1991-04-11 | 1992-10-14 | Hewlett-Packard Company | Bi-directional socket stimulus interface for a logic simulator |
| JP2884847B2 (ja) * | 1991-10-03 | 1999-04-19 | 三菱電機株式会社 | 故障検出機能を備えた半導体集積回路装置の製造方法 |
| US5359545A (en) * | 1992-04-10 | 1994-10-25 | Itt Corporation | Dynamic video display for logic simulation systems |
| US5633812A (en) * | 1992-09-29 | 1997-05-27 | International Business Machines Corporation | Fault simulation of testing for board circuit failures |
| US5477474A (en) * | 1992-10-29 | 1995-12-19 | Altera Corporation | Computer logic simulation with dynamic modeling |
| EP0600608B1 (en) * | 1992-10-29 | 1999-12-22 | Altera Corporation | Design verification method for programmable logic design |
| JPH06282600A (ja) * | 1993-03-29 | 1994-10-07 | Mitsubishi Electric Corp | 論理シミュレーション装置 |
| US5696694A (en) * | 1994-06-03 | 1997-12-09 | Synopsys, Inc. | Method and apparatus for estimating internal power consumption of an electronic circuit represented as netlist |
| JP2715956B2 (ja) * | 1995-01-20 | 1998-02-18 | 日本電気株式会社 | Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法 |
| US6393385B1 (en) * | 1995-02-07 | 2002-05-21 | Texas Instruments Incorporated | Knowledge driven simulation time and data reduction technique |
| US6053948A (en) * | 1995-06-07 | 2000-04-25 | Synopsys, Inc. | Method and apparatus using a memory model |
| US5784593A (en) * | 1995-09-29 | 1998-07-21 | Synopsys, Inc. | Simulator including process levelization |
| US5809283A (en) * | 1995-09-29 | 1998-09-15 | Synopsys, Inc. | Simulator for simulating systems including mixed triggers |
| US5574734A (en) * | 1995-10-05 | 1996-11-12 | Nec Usa, Inc. | Test generation of sequential circuits using software transformations |
| JPH1185810A (ja) * | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体集積回路の論理回路検証装置および論理回路検証装置における論理回路検証方法 |
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| JPS61226844A (ja) * | 1985-03-30 | 1986-10-08 | Nec Corp | 論理回路のシミユレ−シヨン制御方法 |
-
1986
- 1986-12-09 JP JP61293058A patent/JPS63145549A/ja active Granted
-
1987
- 1987-12-04 US US07/128,584 patent/US4922445A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US4922445A (en) | 1990-05-01 |
| JPS63145549A (ja) | 1988-06-17 |
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