CN117313650A - 一种芯片测试验证方法及其应用装置 - Google Patents
一种芯片测试验证方法及其应用装置 Download PDFInfo
- Publication number
- CN117313650A CN117313650A CN202311597591.0A CN202311597591A CN117313650A CN 117313650 A CN117313650 A CN 117313650A CN 202311597591 A CN202311597591 A CN 202311597591A CN 117313650 A CN117313650 A CN 117313650A
- Authority
- CN
- China
- Prior art keywords
- data stream
- stream file
- hardware
- output data
- file
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012795 verification Methods 0.000 title claims abstract description 182
- 238000012360 testing method Methods 0.000 title claims abstract description 108
- 238000000034 method Methods 0.000 title claims abstract description 95
- 238000004088 simulation Methods 0.000 claims abstract description 160
- 230000001133 acceleration Effects 0.000 claims description 76
- 238000013461 design Methods 0.000 claims description 67
- 230000006399 behavior Effects 0.000 claims description 32
- 230000006870 function Effects 0.000 claims description 30
- 238000004590 computer program Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 6
- 238000012545 processing Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 9
- 230000009471 action Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3684—Test management for test design, e.g. generating new test cases
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3688—Test management for test execution, e.g. scheduling of test suites
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明实施例提供了一种芯片测试验证方法及其应用装置，涉及计算机系统及存储技术领域，包括获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。本发明实施例将前端仿真环境与硬件仿真环境相结合，实现协同仿真，快速完成大数据量处理等复杂场景测试用例的运行，达到快速实现验证收敛的目的。
Description
技术领域
本发明涉及计算机系统及存储技术领域，特别是涉及芯片测试验证方法、硬件仿真加速平台、前端仿真验证环境、电子设备和存储介质。
背景技术
芯片验证是芯片研发流程中非常重要的部分，是决定芯片最终能否流片成功的关键环节。随着芯片设计规模的不断增大，功能越来越复杂，芯片验证的复杂度和难度更是大幅度提高，并且成为影响芯片研发进度的主要因素之一。对于一些功能复杂的大型IP（集成电路）的模块级仿真验证，现有技术存在的问题是：前端仿真速度慢，在DUT（Design undertest，待测设计）规模大、功能复杂的情况下，对构造出的计算密集、计算量大、数据量大的测试场景，会出现测试用例跑不完、跑不出结果等失败情况。即使有些用例能跑完，但运行时间长，仿真成本高，导致在有限的时间内无法跑完足够多的种子，无法覆盖所有的应用场景，从而直接影响验证收敛的速度。
发明内容
鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的芯片测试验证方法、硬件仿真加速平台、前端仿真验证环境、电子设备和存储介质。
为了解决上述问题，在本发明的第一个方面，本发明实施例公开了一种芯片测试验证方法，应用于硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述待测设计输出模型生成前端输出数据流文件；所述方法包括：
获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述硬件仿真加速平台部署有真实待测设计用例，所述基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件的步骤包括：
依据所述硬件配置文件配置所述真实待测设计用例；
通过配置后的真实待测设计用例，运行所述输入数据流文件；所述配置后的真实待测设计用例针对所述输入数据流文件进行运算，生成硬件输出数据流文件。
可选地，所述硬件仿真加速平台部署有事务级处理器，所述依据所述硬件配置文件配置所述真实待测设计用例的步骤包括：
通过所述事务级处理器将所述硬件配置文件发送至所述真实待测设计用例，所述真实待测设计用例基于所述硬件配置文件进行配置。
可选地，所述方法还包括：
将所述前端输出数据流文件存储至预设第一数组；
将所述硬件输出数据流文件存储至预设第二数组；其中，所述第一数组的地址与所述第二数组的地址相匹配。
可选地，所述对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息的步骤包括：
逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件存在至少一处不相同时，确定所述测试验证信息为用例运行失败。
可选地，所述方法还包括：
当所述测试验证信息为所述用例运行失败时，进行漏洞定位，确定漏洞信息。
可选地，所述方法还包括：
依据所述漏洞信息迭代所述输入数据流文件和所述硬件配置文件。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件全部相同时，确定所述测试验证信息为用例运行成功。
可选地，所述虚拟待测设计用例输出模型通过如下方式生成：
确定待测设计用例的行为场景；
基于所述行为场景确定功能行为；
在所述前端仿真验证环境中，抽象所述功能行为形成所述虚拟待测设计用例输出模型。
在本发明的第二个方面，本发明实施例公开了一种芯片测试验证方法，应用于前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述方法包括：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
在本发明的第三个方面，本发明实施例公开了一种硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述待测设计输出模型生成前端输出数据流文件；所述硬件仿真加速平台被配置为执行如下步骤：
获取输入数据流文件、配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
在本发明的第四个方面，本发明实施例公开了一种前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境被配置为执行如下步骤：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
在本发明的第五个方面，本发明实施例公开了一种电子设备，包括处理器、存储器及存储在所述存储器上并能够在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现如上所述的种芯片测试验证方法的步骤。
在本发明的第六个方面，本发明实施例公开了一种计算机可读存储介质，所述计算机可读存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如上所述的种芯片测试验证方法的步骤。
本发明实施例包括以下优点中的至少一个：
本发明实施例通过获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。通过将硬件仿真加速平台与前端仿真验证环境深度结合，可充分发挥各自的特点，对于含有复杂计算逻辑的大型IP，在计算密集、计算量大、数据量大的应用场景下，可以极大帮助验证人员快速完测试用例的运行，覆盖验证场景，加快验证速度，节省验证时间，加速实现验证收敛。
附图说明
图1是本发明的一种芯片测试验证方法实施例的步骤流程图；
图2是本发明的一种硬件仿真加速平台的结构示意图；
图3是本发明的一种硬件仿真加速平台的搭建示意图；
图4是本发明的一种前端仿真验证环境的结构示意图；
图5是本发明的另一种芯片测试验证方法实施例的步骤流程图；
图6是本发明的一种芯片测试验证方法示例的步骤流程图；
图7是本发明实施例提供的一种电子设备的结构框图；
图8是本发明实施例提供的一种存储介质的结构框图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图1，示出了本发明的一种芯片测试验证方法实施例的步骤流程图，所述芯片测试验证方法应用于硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述待测设计输出模型生成前端输出数据流文件。其中，所述硬件仿真加速平台可以参照图2，硬件仿真加速平台的搭建可以参照图3，硬件仿真加速平台利用集成在DUT（待测设计）外部的AXI Master XTOR（主机总线协议处理器，事务级处理器）完成对DUT下发命令，配置寄存器信息等任务。DUT在复位信号释放后，接收到上游模块下发的命令，开始动作，通过AXI（通信协议）总线接口发起读操作，到对应地址下的memory（内存）中读取所需的输入数据流，和配置文件数据，这个过程通过DUT外的AXI slave XTOR（从机总线协议处理器）实现。在硬件仿真平台软件一侧，通过控制AXI slave XTOR接收DUT的读请求，按照对应的地址信息、数据信息等请求信息进行响应，将输入数据流文件和配置文件的数据按照对应地址发送给DUT。在硬件仿真加速平台中，数据经过真实DUT的运算处理，在DUT输出端收集输出数据流，此过程由另一侧的AXI slave XTOR实现。在软件环境中，将AXI slave XTOR收集到的数据与前端仿真环境DUT参考模型产生的输出数据流进行对比，如果数据比对正确，则表示结果检查正确，用例通过。如果比对出现异常或错误，则可利用硬件仿真加速平台的debug（漏洞）工具快速定位问题，通过分析波形等手段查找问题原因，反复迭代直到用例通过。
前端仿真验证环境可以参照图4，可以按照DUT的行为和实际工作场景，环境中模拟DUT功能和行为，通过高级语言抽象出一个DUT参考模型（虚拟待测设计用例输出模型），即虚拟待测设计用例输出模型，用以替代真实DUT，在仿真环境运行时使激励施加到DUT参考模型，而不经过真实的DUT。按照既定的应用场景，通过提前计算，预先产生DUT所需要的输入数据流文件和配置文件，并将数据发送给DUT的参考模型，经过DUT参考模型的处理后，在其输出端收集输出数据流，即产生预期的输出数据流文件。
所述芯片测试验证方法具体可以包括如下步骤：
步骤101，获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
在本发明实施例中，可以获取输入数据流文件，硬件配置文件和前端输出数据流文件，以便可以在硬件仿真加速平台以真实的DUT进行仿真。其中输入数据流文件为芯片实现功能的输入参数文件，硬件配置文件为针对真实的DUT进行配置的数据文件。
步骤102，基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
基于硬件配置文件进行仿真部署，针对输入数据流文件中的每一项数据进行仿真模拟进行验证，生成硬件输出数据流文件。
在本发明的一可选实施例中，所述硬件仿真加速平台部署有真实待测设计用例，所述基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件的步骤包括：
子步骤S1021，依据所述硬件配置文件配置所述真实待测设计用例；
可以依据所述硬件配置文件对真实待测设计用例进行配置，以使得真实待测设计用例可以满足仿真时的要求。
具体地，所述硬件仿真加速平台部署有事务级处理器，所述依据所述硬件配置文件配置所述真实待测设计用例的步骤包括：通过所述事务级处理器将所述硬件配置文件发送至所述真实待测设计用例，所述真实待测设计用例基于所述硬件配置文件进行配置。
在实际应用中，可以通过事务级处理器将硬件配置文件发送至真实待测设计用例，以使真实待测设计用例可以基于硬件配置文件进行配置。
子步骤S1022，通过配置后的真实待测设计用例，运行所述输入数据流文件；所述配置后的真实待测设计用例针对所述输入数据流文件进行运算，生成硬件输出数据流文件。
然后通过配置后的真实待测设计用例，运行输入数据流文件，真实待测设计用例针对输入数据流文件进行运算，并输出运算结果，即硬件输出数据流文件。
在本发明的一可选实施例中，所述方法还包括：
步骤S1，将所述前端输出数据流文件存储至预设第一数组；
步骤S2，将所述硬件输出数据流文件存储至预设第二数组；其中，所述第一数组的地址与所述第二数组的地址相匹配。
在本发明实施例中，可以采用两个对应的且相同结构的数组，即第一数组和第二数组。第一数组的地址和第二数组的地址相匹配。在得到前端输出数据流文件时，可以将前端输出数据流文件按照数组的结构存储至第一数组中。在得到硬件输出数据流文件时，可以将硬件输出数据流文件按照数组的结构存储至第二数组中。
步骤103，对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
针对硬件仿真加速平台自身生成的硬件输出数据流文件，和前端仿真验证环境预先生成的前端输出数据流文件进行对比，基于对比的情况生成测试验证信息。
在本发明的一可选实施例中，所述对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息的步骤包括：逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息。
在本发明实施例中，可以针对前端输出数据流文件和硬件输出数据流文件中在数组中的相同位置的数据进行逐一对比，即将匹配地址的前端输出数据流文件和硬件输出数据流文件进行逐一对比。对比每一个数据是否相同，生成测试验证信息。
具体地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件存在至少一处不相同时，确定所述测试验证信息为用例运行失败。
在匹配地址的前端输出数据流文件和硬件输出数据流文件的对比过程在发现至少有一处不相同时，即可以确定该用例在硬件仿真加速平台上的仿真与前端仿真验证环境预先仿真的结果并不相同，可以确定所述测试验证信息为用例运行失败。
在本发明的一可选实施例中，所述方法还包括：
步骤S3，当所述测试验证信息为所述用例运行失败时，进行漏洞定位，确定漏洞信息。
在测试验证信息为用例运行失败时，可以通过相关漏洞检测技术进行漏洞定位，确定该用例存在的漏洞，确定漏洞信息。
在本发明的一可选实施例中，所述方法还包括：
步骤S4，依据所述漏洞信息迭代所述输入数据流文件和所述硬件配置文件。
在本发明实施例中，可以依据漏洞信息，确定漏洞修复的方法，对输入数据流文件和硬件配置文件进行相应的修改，以迭代输入数据流文件和硬件配置文件，进行新一轮的测试。
在本发明的一可选实施例中，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件全部相同时，确定所述测试验证信息为用例运行成功。
当匹配地址的前端输出数据流文件和硬件输出数据流文件全部相同时，即整个前端输出数据流文件和整个硬件输出数据流文件是完全相同的，可以确定测试验证信息为用例运行成功。
本发明实施例通过获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。通过将硬件仿真加速平台与前端仿真验证环境深度结合，可充分发挥各自的特点，对于含有复杂计算逻辑的大型IP，在计算密集、计算量大、数据量大的应用场景下，可以极大帮助验证人员快速完测试用例的运行，覆盖验证场景，加快验证速度，节省验证时间，加速实现验证收敛。
参照图5，示出了本发明的另一种芯片测试验证方法实施例的步骤流程图；所述芯片测试验证方法用于前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述芯片测试验证方法包括：
步骤501，获取输入数据流文件和前端配置文件；
步骤501，基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
步骤502，通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
在本发明实施例中，可以获取输入数据流文件和前端配置文件，将数据流文件和前端配置文件，发送给虚拟待测设计用例输出模型。基于前端配置文件配置虚拟待测设计用例输出模型，然后数据流文件经过虚拟待测设计用例输出模型的处理后，在虚拟待测设计用例输出模型的输出端收集输出数据流，产生预期的输出数据流文件，即前端输出数据流文件。
步骤503，将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
在本发明实施例中，前端仿真验证环境可以将前端输出数据流文件发送至硬件仿真加速平台，由硬件仿真加速平台进行硬件的仿真。硬件仿真加速平台获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。对于硬件仿真加速平台的仿真可以参照上述实施例。
进一步地，所述虚拟待测设计用例输出模型通过如下方式生成：确定待测设计用例的行为场景；基于所述行为场景确定功能行为；在所述前端仿真验证环境中，抽象所述功能行为形成所述虚拟待测设计用例输出模型。
在本发明实施例中，可以按照DUT的行为和实际工作场景，确定待测设计用例的行为场景。基于行为场景确定功能行为，在前端仿真验证环境中模拟DUT功能和行为，再通过高级语言对这些模拟DUT功能和行为进行抽象，形成一个DUT参考模型，即虚拟待测设计用例输出模型。通过虚拟待测设计用例输出模型用以替代真实DUT。其中，所述高级语言可以根据实际情况进行确定，本发明实施例不作限定。
为了使本领域技术人员可以清楚了解本发明实施例的实施过程，以下用一个示例进行说明：
参照图6，示出了本发明的一种芯片测试验证方法示例的步骤流程图；
1、搭建前端仿真环境，在仿真环境中，通过宏定义的控制方式，将验证逻辑分成两个分支，对简单场景，即正常仿真可以很快跑完的用例，则按照仿真的方式，给DUT施加激励，并收集结果，对比结果，按照预定的场景，将原本存储在DUT外部memory（内存）的数据，也就是DUT工作时要从外部memory读入的数据，通过提前计算得到，预先存储到文件，即输入数据流文和配置文件。对以上文件构造的激励并不直接施加到DUT，而是送入高级语言模拟抽象出的DUT参考模型，从而产生预期的输出数据流并保存到文件。
2、搭建硬件仿真环境，一个硬件仿真环境通常包含XTOR、DUT、时钟和复位产生逻辑，这些模块统一封装在仿真环境的顶层。本发明中，顶层设计包含DUT和AXI XTOR，其中AXI master XTOR连接到DUT的AXI slave接口，DUT的AXI master接口连接AXI slaveXTOR，可以实现对DUT的AXI总线访问。同时，利用硬件仿真平台自身的时钟模块给DUT和AXIXTOR提供时钟信号，并添加复位信号产生逻辑，提供复位信号。将封装完成的仿真顶层设计文件，加载到硬件仿真加速平台的编译环境，利用其EDA工具，通过配置编译脚本文件，设置编译参数，经过解析、编译、综合、分割、布局布线，生成比特流等流程，最终产生一个仿真运行阶段可链接使用的数据库。
3、硬件仿真加速平台执行Runtime硬件仿真，收集结果并比对结果。
硬件仿真平台的仿真运行是在基于C++实现的testbench软件环境中，通过调用平台提供的API接口来控制XTOR，实现与DUT的交互。在testbench中，首先读取输入数据流文件、配置文件和输出数据流文件，将数据分别保存到定义好数组中。当AXI slave XTOR接收到DUT的总线AXI读请求后，按照请求的具体信息，从数组中取出对应的数据发送到总线，即发送给DUT。DUT经过内部算法等计算逻辑，处理完数据后，将输出数据通过AXI总线发送出去。软件环境中，通过输出侧的AXI Slave XTOR接收DUT的写请求，将DUT的输出数据接收下来，并按照地址和数据等信息，与上述存入数组中对应地址的数据进行对比，如果每一笔数据都对比正确，则表示用例运行成功。如果出现数据比对不一致的情况，则报出错误信息，并终止运行，验证人员可通过查看仿真日志，Dump（波形）等方法进行debug（漏洞）定位问题。
需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。
本发明实施例公开了一种硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述待测设计输出模型生成前端输出数据流文件；所述硬件仿真加速平台被配置为执行如下步骤：
获取输入数据流文件、配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述硬件仿真加速平台部署有真实待测设计用例，所述基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件的步骤包括：
依据所述硬件配置文件配置所述真实待测设计用例；
通过配置后的真实待测设计用例，运行所述输入数据流文件；所述配置后的真实待测设计用例针对所述输入数据流文件进行运算，生成硬件输出数据流文件。
可选地，所述硬件仿真加速平台部署有事务级处理器，所述依据所述硬件配置文件配置所述真实待测设计用例的步骤包括：
通过所述事务级处理器将所述硬件配置文件发送至所述真实待测设计用例，所述真实待测设计用例基于所述硬件配置文件进行配置。
可选地，所述方法还包括：
将所述前端输出数据流文件存储至预设第一数组；
将所述硬件输出数据流文件存储至预设第二数组；其中，所述第一数组的地址与所述第二数组的地址相匹配。
可选地，所述对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息的步骤包括：
逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件存在至少一处不相同时，确定所述测试验证信息为用例运行失败。
可选地，所述方法还包括：
当所述测试验证信息为所述用例运行失败时，进行漏洞定位，确定漏洞信息。
可选地，所述方法还包括：
依据所述漏洞信息迭代所述输入数据流文件和所述硬件配置文件。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件全部相同时，确定所述测试验证信息为用例运行成功。
在本发明的第四个方面，本发明实施例公开了一种前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境被配置为执行如下步骤：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述虚拟待测设计用例输出模型通过如下方式生成：
确定待测设计用例的行为场景；
基于所述行为场景确定功能行为；
在所述前端仿真验证环境中，抽象所述功能行为形成所述虚拟待测设计用例输出模型。
对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
参照图7，本发明实施例还提供了一种电子设备，包括：
处理器701和存储介质702，所述存储介质702存储有所述处理器701可执行的计算机程序，当电子设备运行时，所述处理器701执行所述计算机程序，以执行如本发明实施例任一项所述的芯片测试验证方法。
第一，所述芯片测试验证方法应用于硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述待测设计输出模型生成前端输出数据流文件；所述方法包括：
获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述硬件仿真加速平台部署有真实待测设计用例，所述基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件的步骤包括：
依据所述硬件配置文件配置所述真实待测设计用例；
通过配置后的真实待测设计用例，运行所述输入数据流文件；所述配置后的真实待测设计用例针对所述输入数据流文件进行运算，生成硬件输出数据流文件。
可选地，所述硬件仿真加速平台部署有事务级处理器，所述依据所述硬件配置文件配置所述真实待测设计用例的步骤包括：
通过所述事务级处理器将所述硬件配置文件发送至所述真实待测设计用例，所述真实待测设计用例基于所述硬件配置文件进行配置。
可选地，所述方法还包括：
将所述前端输出数据流文件存储至预设第一数组；
将所述硬件输出数据流文件存储至预设第二数组；其中，所述第一数组的地址与所述第二数组的地址相匹配。
可选地，所述对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息的步骤包括：
逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件存在至少一处不相同时，确定所述测试验证信息为用例运行失败。
可选地，所述方法还包括：
当所述测试验证信息为所述用例运行失败时，进行漏洞定位，确定漏洞信息。
可选地，所述方法还包括：
依据所述漏洞信息迭代所述输入数据流文件和所述硬件配置文件。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件全部相同时，确定所述测试验证信息为用例运行成功。
第二，所述芯片测试验证方法，应用于前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述方法包括：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述虚拟待测设计用例输出模型通过如下方式生成：
确定待测设计用例的行为场景；
基于所述行为场景确定功能行为；
在所述前端仿真验证环境中，抽象所述功能行为形成所述虚拟待测设计用例输出模型。
其中，存储器可以包括随机存取存储器(Random Access Memory，简称RAM)，也可以包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。可选的，存储器还可以是至少一个位于远离前述处理器的存储装置。
上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field－Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
参照图8，本发明实施例还提供了一种计算机可读存储介质801，所述存储介质801上存储有计算机程序，所述计算机程序被处理器运行时执行如本发明实施例任一项所述的芯片测试验证方法。
第一，所述芯片测试验证方法应用于硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述待测设计输出模型生成前端输出数据流文件；所述方法包括：
获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述硬件仿真加速平台部署有真实待测设计用例，所述基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件的步骤包括：
依据所述硬件配置文件配置所述真实待测设计用例；
通过配置后的真实待测设计用例，运行所述输入数据流文件；所述配置后的真实待测设计用例针对所述输入数据流文件进行运算，生成硬件输出数据流文件。
可选地，所述硬件仿真加速平台部署有事务级处理器，所述依据所述硬件配置文件配置所述真实待测设计用例的步骤包括：
通过所述事务级处理器将所述硬件配置文件发送至所述真实待测设计用例，所述真实待测设计用例基于所述硬件配置文件进行配置。
可选地，所述方法还包括：
将所述前端输出数据流文件存储至预设第一数组；
将所述硬件输出数据流文件存储至预设第二数组；其中，所述第一数组的地址与所述第二数组的地址相匹配。
可选地，所述对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息的步骤包括：
逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件存在至少一处不相同时，确定所述测试验证信息为用例运行失败。
可选地，所述方法还包括：
当所述测试验证信息为所述用例运行失败时，进行漏洞定位，确定漏洞信息。
可选地，所述方法还包括：
依据所述漏洞信息迭代所述输入数据流文件和所述硬件配置文件。
可选地，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件全部相同时，确定所述测试验证信息为用例运行成功。
第二，所述芯片测试验证方法，应用于前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述方法包括：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
可选地，所述虚拟待测设计用例输出模型通过如下方式生成：
确定待测设计用例的行为场景；
基于所述行为场景确定功能行为；
在所述前端仿真验证环境中，抽象所述功能行为形成所述虚拟待测设计用例输出模型。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种芯片测试验证方法及其应用装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (15)
1.一种芯片测试验证方法，其特征在于，应用于硬件仿真加速平台，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述虚拟待测设计用例输出模型生成前端输出数据流文件；所述方法包括：
获取输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
2.根据权利要求1所述的方法，其特征在于，所述硬件仿真加速平台部署有真实待测设计用例，所述基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件的步骤包括：
依据所述硬件配置文件配置所述真实待测设计用例；
通过配置后的真实待测设计用例，运行所述输入数据流文件；所述配置后的真实待测设计用例针对所述输入数据流文件进行运算，生成硬件输出数据流文件。
3.根据权利要求2所述的方法，其特征在于，所述硬件仿真加速平台部署有事务级处理器，所述依据所述硬件配置文件配置所述真实待测设计用例的步骤包括：
通过所述事务级处理器将所述硬件配置文件发送至所述真实待测设计用例，所述真实待测设计用例基于所述硬件配置文件进行配置。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
将所述前端输出数据流文件存储至预设第一数组；
将所述硬件输出数据流文件存储至预设第二数组；其中，所述第一数组的地址与所述第二数组的地址相匹配。
5.根据权利要求4所述的方法，其特征在于，所述对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息的步骤包括：
逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息。
6.根据权利要求5所述的方法，其特征在于，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件存在至少一处不相同时，确定所述测试验证信息为用例运行失败。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
当所述测试验证信息为所述用例运行失败时，进行漏洞定位，确定漏洞信息。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
依据所述漏洞信息迭代所述输入数据流文件和所述硬件配置文件。
9.根据权利要求5所述的方法，其特征在于，所述逐一对比匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件，生成所述测试验证信息的步骤包括：
响应于匹配地址的所述前端输出数据流文件和所述硬件输出数据流文件全部相同时，确定所述测试验证信息为用例运行成功。
10.根据权利要求1所述的方法，其特征在于，所述虚拟待测设计用例输出模型通过如下方式生成：
确定待测设计用例的行为场景；
基于所述行为场景确定功能行为；
在所述前端仿真验证环境中，抽象所述功能行为形成所述虚拟待测设计用例输出模型。
11.一种芯片测试验证方法，其特征在于，应用于前端仿真验证环境，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述方法包括：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
12.一种硬件仿真加速平台，其特征在于，所述硬件仿真加速平台与前端仿真验证环境交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境用于基于所述虚拟待测设计用例输出模型生成前端输出数据流文件；所述硬件仿真加速平台被配置为执行如下步骤：
获取输入数据流文件、配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；
基于所述配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；
对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
13.一种前端仿真验证环境，其特征在于，所述前端仿真验证环境与硬件仿真加速平台交互，所述前端仿真验证环境部署有虚拟待测设计用例输出模型，所述前端仿真验证环境被配置为执行如下步骤：
获取输入数据流文件和前端配置文件；
基于所述前端配置文件配置所述虚拟待测设计用例输出模型；
通过配置后的虚拟待测设计用例输出模型对所述输入数据流文件进行计算，生成前端输出数据流文件；
将所述前端输出数据流文件发送至所述硬件仿真加速平台，所述硬件仿真加速平台用于获取所述输入数据流文件、硬件配置文件和所述前端输出数据流文件，所述输入数据流文件为芯片实现功能的输入参数文件；基于所述硬件配置文件，运行所述输入数据流文件，生成硬件输出数据流文件；对比所述前端输出数据流文件和硬件输出数据流文件，生成测试验证信息。
14.一种电子设备，其特征在于，包括处理器、存储器及存储在所述存储器上并能够在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现如权利要求1至11中任一项所述的芯片测试验证方法的步骤。
15.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如权利要求1至11中任一项所述的芯片测试验证方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311597591.0A CN117313650B (zh) | 2023-11-28 | 2023-11-28 | 一种芯片测试验证方法及其应用装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311597591.0A CN117313650B (zh) | 2023-11-28 | 2023-11-28 | 一种芯片测试验证方法及其应用装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117313650A true CN117313650A (zh) | 2023-12-29 |
| CN117313650B CN117313650B (zh) | 2024-03-01 |
Family
ID=89255549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311597591.0A Active CN117313650B (zh) | 2023-11-28 | 2023-11-28 | 一种芯片测试验证方法及其应用装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117313650B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079417A (ja) * | 2004-09-10 | 2006-03-23 | Nec Corp | ハードウェア／ソフトウェア協調検証システム |
| CN102147760A (zh) * | 2011-04-22 | 2011-08-10 | 中国电子科技集团公司第三十八研究所 | 一种基于网络传输的处理器协同验证平台及其测试方法 |
| CN109783954A (zh) * | 2019-01-23 | 2019-05-21 | 北京轩宇信息技术有限公司 | 一种ies联合fpga硬件仿真加速系统 |
| CN111400116A (zh) * | 2020-03-10 | 2020-07-10 | 珠海全志科技股份有限公司 | 芯片测试验证方法、计算机装置及计算机可读存储介质 |
| CN114780319A (zh) * | 2022-04-30 | 2022-07-22 | 山东云海国创云计算装备产业创新中心有限公司 | 一种芯片测试的方法、系统、存储介质、设备及芯片 |
| CN116956790A (zh) * | 2023-07-21 | 2023-10-27 | 山东云海国创云计算装备产业创新中心有限公司 | 一种仿真验证方法、装置、设备及介质 |
-
2023
- 2023-11-28 CN CN202311597591.0A patent/CN117313650B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079417A (ja) * | 2004-09-10 | 2006-03-23 | Nec Corp | ハードウェア／ソフトウェア協調検証システム |
| CN102147760A (zh) * | 2011-04-22 | 2011-08-10 | 中国电子科技集团公司第三十八研究所 | 一种基于网络传输的处理器协同验证平台及其测试方法 |
| CN109783954A (zh) * | 2019-01-23 | 2019-05-21 | 北京轩宇信息技术有限公司 | 一种ies联合fpga硬件仿真加速系统 |
| CN111400116A (zh) * | 2020-03-10 | 2020-07-10 | 珠海全志科技股份有限公司 | 芯片测试验证方法、计算机装置及计算机可读存储介质 |
| CN114780319A (zh) * | 2022-04-30 | 2022-07-22 | 山东云海国创云计算装备产业创新中心有限公司 | 一种芯片测试的方法、系统、存储介质、设备及芯片 |
| CN116956790A (zh) * | 2023-07-21 | 2023-10-27 | 山东云海国创云计算装备产业创新中心有限公司 | 一种仿真验证方法、装置、设备及介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117313650B (zh) | 2024-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2018136985A5 (zh) | ||
| JP2018139136A5 (zh) | ||
| Civera et al. | An FPGA-based approach for speeding-up fault injection campaigns on safety-critical circuits | |
| US6141630A (en) | System and method for automated design verification | |
| US6083269A (en) | Digital integrated circuit design system and methodology with hardware | |
| US7434184B2 (en) | Method for detecting flaws in a functional verification plan | |
| US8560985B1 (en) | Configuration-based merging of coverage data results for functional verification of integrated circuits | |
| JP2010140487A (ja) | データ処理システムにおけるトラフィックフローの統計的表示の使用 | |
| US20070061641A1 (en) | Apparatus and method for generating test driver | |
| CN112417798B (zh) | 一种时序测试方法、装置、电子设备及存储介质 | |
| JPH11328251A (ja) | モデル検査のための動作環境を自動的に生成する方法 | |
| US7228262B2 (en) | Semiconductor integrated circuit verification system | |
| US10592703B1 (en) | Method and system for processing verification tests for testing a design under test | |
| US6339837B1 (en) | Hybrid method for design verification | |
| CN112286750A (zh) | 一种gpio验证方法、装置、电子设备和介质 | |
| US6847927B2 (en) | Efficient array tracing in a logic simulator machine | |
| US10592623B2 (en) | Assertion statement check and debug | |
| US7673288B1 (en) | Bypassing execution of a software test using a file cache | |
| CN112597718B (zh) | 集成电路设计的验证方法、验证装置以及存储介质 | |
| CN117094269B (zh) | 一种验证方法、装置、电子设备及可读存储介质 | |
| CN117313650B (zh) | 一种芯片测试验证方法及其应用装置 | |
| US20130283238A1 (en) | Testing system for an integrated software system | |
| CN116069635A (zh) | Soc系统的测试方法、装置、计算机设备及存储介质 | |
| US20070220338A1 (en) | Method and system for generating checkpoints of hardware description language simulations that include a specific model state together with a software testcase state | |
| CN115034165A (zh) | 一种芯片仿真验证方法、系统、设备以及存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |