JPS6011399B2 - メモリ不良解析装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体メモリのその各アドレスについて良部
分か否かを試験し、その結果不良部分を示す信号が各対
応したアドレスに記憶された不良アドレス記憶部を読み
込んで解析する不良アドレス解析装置に関する。

半導体メモリ試験装置は例えば第１図に示すようにパタ
ーン発生器１１より発生されたアドレスにより被試験メ
モリ１２がアクセスされてそれにデータが書込まれ、そ
の後被試験メモリ１２が読み出されてその読み出し出力
とパターン発生器１１よりの期待値データとが比較部１
３で比較される。

その比較結果として不一致が検出されると、その時の被
試験メモリ１２に対してアクセスしているアドレスによ
って不良アドレス記憶部１４がアクセスされて前記不一
致を示すデータがその不良アドレス記憶部１４に記憶さ
れる。従ってこの不良アドレス記憶部１４の内容を読み
出せば被試験メモリ１２の何れのアドレス部分に不良が
存在するか検出し、又その不良原因などの解析を行うこ
とが可能となる。その不良解析を行なうには一般に不良
アドレス記憶部の内容を中央処理装置、いわゆるＣＰＵ
で読み取って予め決められた手法により解析を行なう。

ところで被試験メモリ１２の記憶容量が大きくなり、こ
れに伴って不良アドレス記憶部１４の記憶容量も大きく
なると、中央処理装置による不良アドレス記憶部の読み
取り時間が長くなる欠点があった。記憶部からデータを
単に読み取るには１ワード１ビットのメモリの場合、そ
の不良アドレス記憶部１４を例えば１６のブロックに分
割してその各分割された領域について１ビットずつを一
度に取り出し、つまり１ワード１６ビットの信号として
読み出し、その中央処理装置のバスが１６ビットの場合
、前記読み出された１６ビットをバスに同時に取り込む
ことができ、つまり１ビットずつ取り込む場合に比べて
１６倍の速度で取り込むことができる。

しかし、取り込まれたデータを解析する場合、そのデー
タがアドレスの順番になっていない場合は解析処理がで
きない。従って中央処理装置の内部でそのデータの配列
替を行なう必要があり、このため、全体としての時間が
長くなる欠点があった。この発明の目的は不良アドレス
記憶部のデータの取り込みを高速度に行なうことができ
、しかも取り込んだデータを直ちに解析することができ
るメモリ不良解析装置を提供することにある。

この発明によれば読み出し指令が制御部に与えられると
、これよりアドレスセット信号及びクロックパルスが発
生し、そのアドレスセット信号によりアドレスカウンタ
に読み出し開始アドレスがセットされ、且つ前記クロッ
クパルスによりアドレスカウン夕は一方向にその内容が
変化される。このアドレスカゥンタによって不良アドレ
ス記憶部が読み出される。この読み出されたデータは並
列データにデータ列変換部で変換され、その変換された
データは中央処理装置に取り込まれて解析される。この
ようにすると不良アドレス記憶部の読み出しＧまアドレ
スの順に行なわれ、それが次々と並列データに変換され
、中央処理装置への取り込みはその並列にされたデータ
であるため、各読み出しごとに取り込むことなく、まと
めて取り込まれ、それだけ高速度に読み込むことができ
、しかもその読み込まれたデータはそのアドレスの順番
となっており、直ちに不良解析を行なうことができる。

例えば第２図に示すように不良データの解析を行なう中
央処理装置１６より端子１７を通じて制御部１８に読み
出し指令が与えられると制御部１８は端子１９よりアド
レスカウン夕２１に対してアドレスセット信号を発生す
る。

このアドレスセット信号により読み出し開始アドレスが
アドレスカウンタ２１に設定される。例えばアドレスカ
ウンタ２１が０にセットされ、或は図に示してないがレ
ジスタに予め記憶された読み出し開始アドレスがアドレ
スカウンタ２１にセットされる。更に制御部１８には中
央処理装置１６より端子２２を通じてクロックが与えら
れており、制御部１８よりクロックパルスが端子２３に
出力される。このクロツクパルスによりアドレスカウン
タ２１は順次例えば歩進される。アドレスカウンタ２１
の内容によって不良アドレス記憶部１４がアクセスされ
、これが読み出され、その読み出された出力はデータ列
変換部２５に入力される。

データ列変換部２５においては制御部１８よりクロック
パルスが与えられてデータ列の変換動作が行なわれる。
一般にはこのクロックパルスは端子２３のクロックパル
スに対して一定時間遅れたものであり、制御部１８より
端子２３とは別の端子２４より取り出されてデータ列変
換部２５に供給される。データ列変換部２５において変
換された並列データは、例えば中央処理装置１６に接続
された入出力バス２７のビット数、例えば１６ビットの
並列データとしてバス２７を通じて中央処理装置１６に
取り込まれる。

この例では並列データとして取り込む場合と記憶部１４
の出力を直ちに取り込む場合とを選択的的に行なうこと
ができるようにデータセレクタ２８が設けられる。デー
タセレクタ２８は中央処理装置１６により制御されて不
良アドレス記憶部１４の出力、或はデータ列変換部２５
の出力を選択して取り出して入出力バス２７に供給する
。この例では不良アドレス記憶部１４が１ワード１ビッ
ト、つまり各アドレスについて読み出し出力が１ビット
の場合と、１ワード４ビット、すなわち各アドレスにつ
いて４ビットが出力される場合とに切換えデータ列変換
部２５を使用することができ、何れの場合も１６ビット
の並列データに変換される。

例えば第３図に示すように不良アドレス記憶部１４の各
ワードが１ビットの場合は端子３１が高レベルとなって
ゲートＡ１，Ａ２，Ａ３，Ａ４が開かれ、不良アドレス
記憶部１４の読み出し出力は端子３２よりゲートＡＩに
供給される。ゲートＡＩ，Ａ２，Ａ３，Ａ４の各出力は
オアーゲートＲ１，Ｒ２，Ｒ３，Ｒ４をそれぞれ通じて
シフトレジスタ３３，３４，３５，３６のそれぞれデー
タ入力端子に供給される。従ってこれらシフトレジスタ
３３乃至３６は端子２４を通じてクロックパルスがその
クロック端子Ｃｋに供給されてシフト動作が行なわれる
。従って端子３２より読み出された記憶部１４の出力は
アンドゲートＡＩ、オアゲートＲＩを通じてシフトレジ
スタ３３に読み込まれ、端子２４のクロツクが供給され
るごとに順次シフトレジスタ内を進み、ＱＯ出力端子に
達するとその出力はアンドゲートＡ２を通じ、更にオア
ゲートＲ２を通じて次段のシフトレジスタ３４に供給さ
れる。

シフトレジスタ３４，３５の各終段のＱＯ出力はそれぞ
れアンドゲートＡ３，Ａ４に供給されている。従ってシ
フトパルス端子２′４に１針固のパルスが与えられると
最初の１頚前‘こ読み出された記憶部１４の出力がシフ
トレジスタ３６の終段の端子ＱＯ‘こ現われる。シフト
レジスタ３６，３５，３４，３３の各四つの出力端子Ｑ
０，Ｑ１，Ｑ２，Ｑ３の順に次々とその終段側より番号
をつけた出力端子ｔｏ，ｔ，，ｔ２…ｔ，５よりを並列
に取り出すと、その１６ビットのデータは不良アドレス
記憶部１４の読み出されたアドレスの順番に対応した１
針固のデータの内容となる。この１６ビットが入出力バ
ス２７に並列に同時に供給される。不良アドレス記憶部
１４が１ワード４ビットの場合については第３図におい
て端子３７が高レベルとされ、これによりアンドゲート
Ａ５，Ａ６，Ａ７，Ａ８が開かれる。

これらアンドゲートＡ８，Ａ７，Ａ６，Ａ５にはそれぞ
れ不良アドレス記憶部１４の読み出し出力中の１ビット
目、２ビット目、３ビット目、４ビット目がそれぞれ端
子４１，４２，４３，４４を通じて供給される。アンド
ゲートＡ５乃至Ａ８の出力はそれぞれオアゲートＲＩ乃
至Ｒ４に供給されている。従って記憶部１４が読み出さ
れた１ワードの各第１ビット乃至第４ビットは端子４１
乃至４４を通じてそれぞれシフトレジスタ３６，３５，
３４，３３に入力され、端子２４にクロツクパルスが四
つ与えられると、記憶部１４よりの４ワードの読み出し
出力がその各１ビット目がシフトレジスタ３６より、２
ビット目、３ビット目、４ビット目がそれぞれシフトレ
ジスタ３５，３４，３３よりそれぞれ並列に同時に取り
出される。このようにして得られたデータ列変換部２５
の並列データの変換動作は中央処理装置１６のクロック
パルスと同期して行なわれ、データ列変換部２５より所
望の並列１６ビットが得られるごとにその１６ビットは
中央処理装置１６の制御により入出力バス２７を通じて
中央処理装置１６に取り込まれる。

１ワード１ビットの場合においては例えば第４図Ａに示
すように読み出し開始指令が与えられると制御部１８か
らクロックパルスが端子２３に第４図Ｂに示すように発
生し、これに伴ってアドレスカウン夕２１は第４図Ｃに
示すように０，１，２，３，…と変化し、その各アドレ
スによって不良アドレス記憶部１４がアクセスされ、そ
れが読み出されてそのデータはデータ列変換部２５にお
いて変換される。

この変換により第３図の端子ｔｏ乃至Ｌ５には例えば第
４図Ｄのｔｏ乃至ｔ，５に示すように現われ、つまり端
子ｔｏにはアドレスカウンタ２１の内容が１６になると
初めて現れ、この時その端子ら乃至ｔ，５の内容が一斉
に読み出される。以上述べたようにこの発明による不良
解析装置によれば不良アドレス記憶部１４の読み出しは
アドレスカウンタ２１及び記憶部１４の速度、例えば２
０ナノ秒という高速度で読み出しを行なうことができ、
それらはデータ列変換部２５で並列ヂー外こ変換される
ため、中央処理装置１６によって読み取られるのは前記
速度の１粉ごの１の速度で読み取られる。従って中央処
理装置１６に要求される読み取り速度は各アドレスごと
に読み取る場合と比べて著しく遅くすることができる。
しかも、その読み取られた内容は不良アドレス記憶部１
４のアドレスの順番に並んだデータであって中央処理装
置１６においてその読み取ったデータについて直ちに不
良解析処理をすることが可能である。なおこの例におい
ては入出力バス２７が１６ビットとしたが、これが３２
ビットの場合はデータ列変換部２５で３２ビットの並列
データとして取り込むことができ、中央処理装置の取り
込み速度を一層遅くすることが可能である。

【図面の簡単な説明】

第１図はメモリ試験装置を示すブロック図、第２図はこ
の発明によるメモリ不良解析装置の一例を示すブロック
図、第３図はそのデータ列変換部２５の一例を示す論理
回路図、第４図は第２図に示した動作の一例を示すタイ
ムチャートである。 １１・・・・・・パターン発生器、１２・・・・・・被
試験メモリ、１３・・・・・・比較部、１４・・・・・
・不良アドレス記憶部、１６・・・・・・中央処理装置
、１７・・・・・・読み出し指令出力端子、２２・・・
・・・クロック出力端子、１８・・・・・・制御部、１
９・・・・・・セット信号出力端子、２１・・・…アド
レスカウンタ、２３，２４……クロツクパルス出力端子
、２５・・・・・・データ列変換部、２８・・・…デー
タセレブタ。 オー図 ネ２図 氷３図 ネ４図

Claims (1)

【特許請求の範囲】
1. １ 読み出し指令が与えられてアドレスセツト信号及び
   クロツクパルスを発生する制御部と、上記アドレスセツ
   ト信号により読み出し開始アドレスがセツトされ、上記
   クロツクパルスにより一方向に歩進してアドレスを発生
   し、そのアドレスにより不良アドレス記憶部をアクセス
   するアドレスカウンタと、上記クロツクパルスにより制
   御され、前記不良アドレス記憶部の複数のアドレスより
   読み出された複数のデータを１つの並列データに変換す
   るデータ列変換部と、そのデータ列変換部よりの並列デ
   ータを上記クロツクパルスよりも遅い速度で取込んでそ
   のデータを解析する中央処理装置とを具備するメモリ解
   析装置。