CN109036038B - 一种数字电路实验系统及方法 - Google Patents

Abstract

本发明公开了一种数字电路实验系统和方法，该数字电路实验系统中设置核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、实验控制模块和存储模块，存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目对应的信息，在进行数字电路实验设计时，学生先在FPGA可编程目标板上生成对应的数字电路，然后通过核心控制模块对数字电路的各项功能进行评判，得到实验评判结果；优点是可以自动评判数字电路实验设计的实验结果的准确性，提高了判定效率高，降低了老师的工作强度。

Description

一种数字电路实验系统及方法

技术领域

本发明涉及一种实验系统，尤其是涉及一种数字电路实验系统及方法。

背景技术

实验教学是培养学生运用自己掌握知识能力的重要手段，同时也是教师给予学生指导的重要途径。数字电路实验设计是高校电工类学生重要的一门实验课，在对学生进行数字电路实验设计教学的过程中，学生需要在数字电路实验系统中完成相应的数字电路实验项目，教师需要对数字电路实验项目的设计结果进行评判。

传统的数字电路实验系统的结构如图1所示，包括用户计算机、FPGA可编程目标板、JTAG下载/调试电路、输入模块和显示模块，用户计算机和JTAG下载/调试电路连接，FPGA可编程目标板分别与JTAG下载/调试电路、输入模块和显示模块连接。学生先根据数字电路实验项目的要求在用户计算机上编写相应的设计代码并生成实验设计的下载文件，然后将该下载文件通过JTAG下载/调试电路下载到FPGA可编程目标板上生成对应的数字电路，该数字电路通过显示模块进行显示。当前，实验结果的判定是通过教师凭其经验以人工方式一一进行评判。但是，当前数字电路实验设计课程的教学通常是一对多的方式，即一个教师面对多个学生。针对某个特定的数字电路实验内容，每个学生会提交大量不同的实验设计。而面对如此大量的待评判的数字电路实验设计，教师逐一人工判定的方式不但会耗费大量时间和精力，而且判定效率比较低。

发明内容

本发明所要解决的技术问题之一是提供一种数字电路实验系统，该数字电路实验系统可以自动评判数字电路实验设计的实验结果的准确性，提高了判定效率，降低了老师的工作强度。

本发明解决上述技术问题之一所采用的技术方案为：一种数字电路实验系统，包括用户计算机、FPGA可编程目标板、JTAG下载调试电路和实验显示模块，所述的用户计算机和所述的JTAG下载/调试电路连接，所述的JTAG下载/调试电路和所述的FPGA可编程目标板连接，所述的数字电路实验系统还包括核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，所述的核心控制模块分别与所述的数据缓存模块、所述的液晶显示模块、所述的存储模块和所述的按键控制模块连接，所述的数据缓存模块与所述的FPGA可编程目标板连接，所述的实验控制模块与所述的实验显示模块连接，所述的实验控制模块为所述的数据缓存模块和所述的核心控制模块提供同步时钟信号；所述的存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；所述的核心控制模块根据所述的存储模块中所有的数字电路实验项目名称及其编号生成数字电路实验项目列表并在所述的液晶显示模块处显示；在进行数字电路实验设计时，学生先根据数字电路实验项目的要求在所述的用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过所述的JTAG下载/调试电路下载到所述的FPGA可编程目标板上生成对应的数字电路，然后对照液晶显示模块上的数字电路实验项目列表，在所述的按键控制模块中将当前进行的数字电路实验项目的编号发送给所述的核心控制模块，然后再通过所述的按键控制模块向所述的核心控制模块发出评判开始信号，所述的核心控制模块开始进行评判，所述的评判过程为：所述的核心控制模块在所述的存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给所述的实验控制模块，所述的实验控制模块接收到功能评判信号后发送功能控制指令给所述的FPGA可编程目标板，所述的FPGA可编程目标板接收到功能控制指令后运行其内生成的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，所述的FPGA可编程目标板将实验结果数据同时发送到所述的实验控制模块和所述的数据缓存模块，所述的实验控制模块将接收到实验结果数据通过所述的实验显示模块显示实验现象，并发送同步时钟信号给所述的数据缓存模块和所述的核心控制模块，所述的数据缓存模块接收到同步时钟信号后对实验数据进行锁存，所述的核心控制模块接收到同步时钟信号后获取所述的数据缓存模块锁存的实验结果数据，，并读取所述的存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则所述的核心控制模块获取所述的存储模块中当前功能评判指令对应的功能错误信息在所述的液晶显示模块上显示，该数字电路实验的设计结果评判完成；如果两者匹配，则所述的核心控制模块继续从所述的存储模块中获取当前评判指令集中下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，所述的核心控制模块生成该数字电路实验项目设计结果正确的信号并发送给所述的液晶显示模块，所述的液晶显示模块将该数字电路实验项目设计结果正确的信息进行显示。

所述的数字电路实验系统还包括用于输入测试信号的按键测试模块，所述的按键测试模块与所述的实验控制模块连接，所述的FPGA可编程目标板内预存有与测试信号匹配的测试电路，当通过所述的按键测试模块输入测试信号时，所述的实验控制模块发送控制信号给所述的FPGA可编程目标板，所述的FPGA可编程目标板调用并运行其内的测试电路生成测试结果发送给所述的实验控制模块，所述的实验控制模块将测试结果在实验显示模块处显示，使用者根据测试结果判定FPGA可编程目标板是否正常，测试完成后，将数字电路实验系统复位即可进入实验过程。该电路中，通过增加按键测试电路对FPGA可编程目标板进行测试，确保实验时FPGA可编程目标板处于正常状态，以免实验评判结果出错。

所述的核心控制模块包括具有ARM9内核的MCU，所述的存储模块为SD卡，所述的数据缓存模块包括D触发器，所述的D触发器具有输入端、时钟端，清零端和输出端，所述的液晶显示模块包括LCD显示屏，所述的实验显示模块包括数码管和LED发光电路，所述的按键控制模块包括第一按键和第二按键，所述的实验控制模块包括CPLD，所述的D触发器的输入端和所述的FPGA可编程目标板连接，所述的D触发器的时钟端和所述的核心控制模块分别接入所述的同步时钟信号，所述的D触发器的输出端和所述的核心控制模块连接，所述的第一按键的一端和所述的核心控制模块连接，所述的第一按键的另一端接地，所述的第二按键的一端分别与所述的D触发器的清零端和所述的核心控制模块连接，所述的第二按键的另一端接地，所述的数码管和所述的LED发光电路分别与所述的实验控制模块连接。该电路中，通过按下第一按键，第一按键产生低电平信号发送给D触发器和MCU,D触发器的清零端接收到低电平信号后对其内部原先缓存的数据进行清零，以防D触发器原先缓存的数据导致整个系统错误的评判，按键控制模块里的开始按键KEY1按下时，KEY1按下产生的低电平信号发送到D触发器和MCU，MCU接收到该低电平信号后在SD卡中查询第一按键所选定的数字电路实验项目，并将其对应编号的一条评判指令作为评判信号发送到CPLD，CPLD接收到评判信号后发送相应的信号给FPGA可编程目标板，可编程目标板接收到CPLD发送的信号后运行其内部生成的数字电路并生成实验结果数据，FPGA可编程目标板将实验结果数据发送给D触发器进行数据缓存，同时也会将实验结果数据发送给CPLD，CPLD接收到实验结果数据后将其通过LED和数码管进行显示，CPLD产生的同步时钟信号发送给D触发器和MCU，进行数据同步处理，MCU通过D触发器接收到其缓存的实验结果数据后查询存储在SD卡中对应的功能评判数据与接收到的实验结果数据进行比对，若结果不匹配，则MCU查询存储在SD卡中该实验项目编号下的对应功能评判指令的对应功能错误信息，将功能错误信息发送到LCD显示屏上显示，若结果匹配，MCU则继续查询当前实验项目编号下的下一个功能评判指令进行评判，直到选择的实验项目编号下所有的功能评判指令都发送完，MCU接收的实验结果数据与查询的功能评判数据都匹配正确，则发送正确信号在LCD显示屏上显示信息；该电路结构中MCU和D触发器的对收到的数据进行处理只有在CPLD发送的同步时钟信号到来时执行，D触发器在同步时钟信号到来时会对当前FPGA可编程目标板输出的实验结果数据进行锁存，MCU在同步时钟信号到来时内部会进行短暂延时操作后再接收数据缓存模块锁存的数据，这样确保了MCU每次接收的返回实验数据数据都是可靠的，进一步提高了整个数字电路实验系统的稳定性，CPLD将FPGA可编程目标板的执行结果通过LED发光电路和数码管显示可以有助于学生在进行评判时，实时观察实验现象。

与现有技术相比，本发明的数字电路实验系统的优点在于通过设置核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，核心控制模块分别与数据缓存模块、液晶显示模块、存储模块和按键控制模块连接，数据缓存模块与FPGA可编程目标板连接，实验控制模块与实验显示模块连接，实验控制模块为数据缓存模块和核心控制模块提供同步时钟信号；存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；核心控制模块根据存储模块中所有的数字电路实验项目名称及其编号生成数字电路实验项目列表并在液晶显示模块处显示；在进行数字电路实验设计时，学生先根据数字电路实验项目的要求在用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过JTAG下载/调试电路下载到FPGA可编程目标板上生成对应的数字电路，然后对照液晶显示模块上的数字电路实验项目列表，在按键控制模块中将当前进行的数字电路实验项目的编号发送给核心控制模块，然后再通过按键控制模块向核心控制模块发出评判开始信号，核心控制模块开始进行评判，评判过程为：核心控制模块在存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给实验控制模块，实验控制模块接收到功能评判信号后发送功能控制指令给FPGA可编程目标板，FPGA可编程目标板接收到功能控制指令后运行其内生成的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，FPGA可编程目标板将实验结果数据同时发送到实验控制模块和数据缓存模块，实验控制模块将接收到实验结果数据通过实验显示模块显示实验现象，并发送同步时钟信号给数据缓存模块和核心控制模块，数据缓存模块接收到同步时钟信号后对实验数据进行锁存，核心控制模块接收到同步时钟信号后获取数据缓存模块锁存的实验结果数据，并读取存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则核心控制模块获取存储模块中当前功能评判指令对应的功能错误信息发送给液晶显示模块，将接收到的功能错误信息在液晶显示模块上进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则核心控制模块继续从存储模块中获取当前评判指令集中下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，核心控制模块生成该数字电路实验项目设计结果正确的信号并发送给液晶显示模块，液晶显示模块将该数字电路实验项目设计结果正确的信息进行显示，由此本发明的数字电路实验系统可以自动评判数字电路实验设计的实验结果的准确性，提高了判定效率高，降低了老师的工作强度。

本发明所要解决的技术问题之二是提供一种数字电路实验系统方法，该数字电路实验方法可以自动评判数字电路实验设计的实验结果的准确性，提高了判定效率高，降低了老师的工作强度。

本发明解决上述技术问题之二所采用的技术方案为：一种数字电路实验方法，包括以下步骤：

(1)构建数字电路实验系统，所述的数字电路实验系统包括用户计算机、FPGA可编程目标板、JTAG下载调试电路、实验显示模块、核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，所述的存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；所述的核心控制模块根据所述的存储模块中所有的数字电路实验项目名称及其编号生成实验项目列表在所述的液晶显示模块处显示；

(2)学生根据数字电路实验项目的要求在所述的用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过所述的JTAG下载/调试电路下载到所述的FPGA可编程目标板上生成对应的数字电路；

(3)对照液晶显示模块上的实验项目列表，在所述的按键控制模块中输入当前进行的数字电路实验项的编号发送给所述的核心控制模块；

(4)通过所述的按键控制模块向所述的核心控制模块发出评判开始信号，

(5)所述的核心控制模块收到评判开始信号后进行评判，所述的评判过程为：

A.所述的核心控制模块在所述的存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给所述的实验控制模块；

B.所述的实验控制模块接收到功能评判信号后发送功能控制指令给所述的FPGA可编程目标板；

C.FPGA可编程目标板接收到功能控制指令后运行其内的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，所述的FPGA可编程目标板将实验结果数据同时发送到所述的实验控制模块和所述的数据缓存模块，所述的实验控制模块将接收到实验结果数据通过所述的实验显示模块显示实验现象，并发送同步时钟信号给所述的数据缓存模块和所述的核心控制模块，所述的数据缓存模块接收到同步时钟信号后对实验数据进行锁存；

D.所述的核心控制模块接收到同步时钟信号后获取所述的数据缓存模块锁存的实验结果数据，并读取所述的存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则所述的核心控制模块获取所述的存储模块中当前功能评判指令对应的功能错误信息发送给所述的液晶显示模块，所述的液晶显示模块将接收到的功能错误信息进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则所述的核心控制模块继续从所述的存储模块中获取当前评判指令集中的下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，所述的核心控制模块生成该数字电路实验的设计结果正确的信号并发送给所述的液晶显示模块，所述的液晶显示模块将该数字电路实验的设计结果正确的信号进行显示。

与现有技术相比，本发明的数字电路实验方法的优点在于通过用户计算机、FPGA可编程目标板、JTAG下载调试电路、实验显示模块、核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块构建数字电路实验系统，存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；核心控制模块根据存储模块中所有的数字电路实验项目名称及其编号生成数字电路实验项目列表并在液晶显示模块处显示；在进行数字电路实验设计时，学生先根据数字电路实验项目的要求在用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过JTAG下载/调试电路下载到FPGA可编程目标板上生成对应的数字电路，然后对照液晶显示模块上的数字电路实验项目列表，在按键控制模块中将当前进行的数字电路实验项目的编号发送给核心控制模块，然后再通过按键控制模块向核心控制模块发出评判开始信号，核心控制模块开始进行评判，评判过程为：核心控制模块在存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给实验控制模块，实验控制模块接收到功能评判信号后发送功能控制指令给FPGA可编程目标板，FPGA可编程目标板接收到功能控制指令后运行其内生成的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，FPGA可编程目标板将实验结果数据同时发送到实验控制模块和数据缓存模块，实验控制模块将接收到实验结果数据通过实验显示模块显示实验现象，并发送同步时钟信号给数据缓存模块和核心控制模块，数据缓存模块接收到同步时钟信号后对实验数据进行锁存，核心控制模块接收到同步时钟信号后获取数据缓存模块锁存的实验结果数据，并读取存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则核心控制模块获取存储模块中当前功能评判指令对应的功能错误信息在液晶显示模块上进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则核心控制模块继续从存储模块中获取当前评判指令集中下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，核心控制模块生成该数字电路实验项目设计结果正确的信号并发送给液晶显示模块，液晶显示模块将该数字电路实验项目设计结果正确的信息进行显示，由此本发明的数字电路实验方法可以自动评判数字电路实验设计的实验结果的准确性，提高了评判效率，降低了老师的工作强度。

附图说明

图1为现有的数字电路实验系统的结构原理框图；

图2为本发明的数字电路实验系统的结构原理框图一；

图3为本发明的数字电路实验系统的结构原理框图二；

图4为本发明的数字电路实验系统的电路结构图。

具体实施方式

本发明公开了一种数字电路实验系统，以下结合附图实施例对本发明的数字电路实验系统作进一步详细描述。

实施例一：如图2所示，一种数字电路实验系统，包括用户计算机、FPGA可编程目标板、JTAG下载调试电路和实验显示模块，用户计算机和JTAG下载/调试电路连接，JTAG下载/调试电路和FPGA可编程目标板连接，其特征在于数字电路实验系统还包括核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，核心控制模块分别与数据缓存模块、液晶显示模块、存储模块和按键控制模块连接，数据缓存模块与FPGA可编程目标板连接，实验控制模块与实验显示模块连接，实验控制模块为数据缓存模块和核心控制模块提供同步时钟信号；存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；核心控制模块根据存储模块中所有的数字电路实验项目名称及其编号生成数字电路实验项目列表并在液晶显示模块处显示；在进行数字电路实验设计时，学生先根据数字电路实验项目的要求在用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过JTAG下载/调试电路下载到FPGA可编程目标板上生成对应的数字电路，然后对照液晶显示模块上的数字电路实验项目列表，在按键控制模块中将当前进行的数字电路实验项目的编号发送给核心控制模块，然后再通过按键控制模块向核心控制模块发出评判开始信号，核心控制模块开始进行评判，评判过程为：核心控制模块在存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给实验控制模块，实验控制模块接收到功能评判信号后发送功能控制指令给FPGA可编程目标板，FPGA可编程目标板接收到功能控制指令后运行其内生成的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，FPGA可编程目标板将实验结果数据同时发送到实验控制模块和数据缓存模块，实验控制模块将接收到实验结果数据通过实验显示模块显示实验现象，并发送同步时钟信号给数据缓存模块和核心控制模块，数据缓存模块接收到同步时钟信号后对实验数据进行锁存，核心控制模块接收到同步时钟信号后获取数据缓存模块锁存的实验结果数据，并读取存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则核心控制模块获取存储模块中当前功能评判指令对应的功能错误信在液晶显示模块上进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则核心控制模块继续从存储模块中获取当前评判指令集中下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，核心控制模块生成该数字电路实验项目设计结果正确的信号并发送给液晶显示模块，液晶显示模块将该数字电路实验项目设计结果正确的信息进行显示。

实施例二：本实施例与实施例一基本相同，区别仅在于：如图3所示，本实施例中，数字电路实验系统还包括用于输入测试信号的按键测试模块，按键测试模块与实验控制模块连接，FPGA可编程目标板内预存有与测试信号匹配的测试电路，当通过按键测试模块输入测试信号时，实验控制模块发送控制信号给FPGA可编程目标板，FPGA可编程目标板调用并运行其内的测试电路生成测试结果发送给实验控制模块，实验控制模块将测试结果在实验显示模块处显示，使用者根据测试结果判定FPGA可编程目标板是否正常，测试完成后，将数字电路实验系统复位即可进入实验过程。

如图4所示，本实施例中，核心控制模块包括具有ARM9内核的MCU，存储模块为SD卡，数据缓存模块包括D触发器D1，D触发器D1具有输入端、时钟端，清零端和输出端，液晶显示模块包括LCD显示屏，实验显示模块包括数码管和LED发光电路，按键控制模块包括第一按键KEY1和第二按键KEY2，实验控制模块包括CPLD，D触发器D1的输入端和FPGA可编程目标板连接，D触发器D1的时钟端和核心控制模块分别接入同步时钟信号，D触发器D1的输出端和核心控制模块连接，第一按键KEY1的一端和核心控制模块连接，第一按键KEY1的另一端接地，第二按键KEY2的一端分别与D触发器D1的清零端和核心控制模块连接，第二按键KEY2的另一端接地，数码管和LED发光电路分别与实验控制模块连接。

本发明公开了一种数字电路实验方法，以下结合附图实施例对本发明的数字电路实验方法作进一步详细描述。

实施例：一种数字电路实验方法，包括以下步骤：

(1)构建数字电路实验系统，数字电路实验系统包括用户计算机、FPGA可编程目标板、JTAG下载调试电路、实验显示模块、核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；核心控制模块根据存储模块中所有的数字电路实验项目名称及其编号生成实验项目列表在液晶显示模块处显示；

(2)学生根据数字电路实验项目的要求在用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过JTAG下载/调试电路下载到FPGA可编程目标板上生成对应的数字电路；

(3)对照液晶显示模块上的实验项目列表，在按键控制模块中输入当前进行的数字电路实验项的编号发送给核心控制模块；

(4)通过按键控制模块向核心控制模块发出评判开始信号，

(5)核心控制模块收到评判开始信号后进行评判，评判过程为：

A.核心控制模块在存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给实验控制模块；

B.实验控制模块接收到功能评判信号后发送功能控制指令给FPGA可编程目标板；

C.FPGA可编程目标板接收到功能控制指令后运行其内的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，所述的FPGA可编程目标板将实验结果数据同时发送到所述的实验控制模块和所述的数据缓存模块，所述的实验控制模块将接收到实验结果数据通过所述的实验显示模块显示实验现象，并发送同步时钟信号给所述的数据缓存模块和所述的核心控制模块，所述的数据缓存模块接收到同步时钟信号后对实验数据进行锁存；D.所述的核心控制模块接收到同步时钟信号后获取所述的数据缓存模块锁存的实验结果数据，并读取存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则核心控制模块获取存储模块中当前功能评判指令对应的功能错误信息在液晶显示模块上进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则核心控制模块继续从存储模块中获取当前评判指令集中的下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，核心控制模块生成该数字电路实验的设计结果正确的信号并发送给液晶显示模块，液晶显示模块将该数字电路实验的设计结果正确的信号进行显示。

Claims (4)

1.一种数字电路实验系统，包括用户计算机、FPGA可编程目标板、JTAG下载调试电路和实验显示模块，所述的用户计算机和所述的JTAG下载/调试电路连接，所述的JTAG下载/调试电路和所述的FPGA可编程目标板连接，其特征在于所述的数字电路实验系统还包括核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，所述的核心控制模块分别与所述的数据缓存模块、所述的液晶显示模块、所述的存储模块和所述的按键控制模块连接，所述的数据缓存模块与所述的FPGA可编程目标板连接，所述的实验控制模块与所述的实验显示模块连接，所述的实验控制模块为所述的数据缓存模块和所述的核心控制模块提供同步时钟信号；

所述的存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；所述的核心控制模块根据所述的存储模块中所有的数字电路实验项目名称及其编号生成数字电路实验项目列表并在所述的液晶显示模块处显示；在进行数字电路实验设计时，学生先根据数字电路实验项目的要求在所述的用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过所述的JTAG下载/调试电路下载到所述的FPGA可编程目标板上生成对应的数字电路，然后对照液晶显示模块上的数字电路实验项目列表，在所述的按键控制模块中将当前进行的数字电路实验项目的编号发送给所述的核心控制模块，然后再通过所述的按键控制模块向所述的核心控制模块发出评判开始信号，所述的核心控制模块开始进行评判，所述的评判过程为：所述的核心控制模块在所述的存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给所述的实验控制模块，所述的实验控制模块接收到功能评判信号后发送功能控制指令给所述的FPGA可编程目标板，所述的FPGA可编程目标板接收到功能控制指令后运行其内生成的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，所述的FPGA可编程目标板将实验结果数据同时发送到所述的实验控制模块和所述的数据缓存模块，所述的实验控制模块将接收到实验结果数据通过所述的实验显示模块显示实验现象，并发送同步时钟信号给所述的数据缓存模块和所述的核心控制模块，所述的数据缓存模块接收到同步时钟信号后对实验数据进行锁存，所述的核心控制模块接收到同步时钟信号后获取所述的数据缓存模块锁存的实验结果数据，并读取所述的存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则所述的核心控制模块获取所述的存储模块中当前功能评判指令对应的功能错误信息在所述的液晶显示模块上进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则所述的核心控制模块继续从所述的存储模块中获取当前评判指令集中下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，所述的核心控制模块生成该数字电路实验项目设计结果正确的信号并发送给所述的液晶显示模块，所述的液晶显示模块将该数字电路实验项目设计结果正确的信息进行显示。

2.根据权利要求1所述的一种数字电路实验系统，其特征在于所述的数字电路实验系统还包括用于输入测试信号的按键测试模块，所述的按键测试模块与所述的实验控制模块连接，所述的FPGA可编程目标板内预存有与测试信号匹配的测试电路，当通过所述的按键测试模块输入测试信号时，所述的实验控制模块发送控制信号给所述的FPGA可编程目标板，所述的FPGA可编程目标板调用并运行其内的测试电路生成测试结果发送给所述的实验控制模块，所述的实验控制模块将测试结果在实验显示模块处显示，使用者根据测试结果判定FPGA可编程目标板是否正常，测试完成后，将数字电路实验系统复位即可进入实验过程。

3.根据权利要求1所述的一种数字电路实验系统，其特征在于所述的核心控制模块包括具有ARM9内核的MCU，所述的存储模块为SD卡，所述的数据缓存模块包括D触发器，所述的D触发器具有输入端、时钟端，清零端和输出端，所述的液晶显示模块包括LCD显示屏，所述的实验显示模块包括数码管和LED发光电路，所述的按键控制模块包括第一按键和第二按键，所述的实验控制模块包括CPLD，所述的D触发器的输入端和所述的FPGA可编程目标板连接，所述的D触发器的时钟端和所述的核心控制模块分别接入所述的同步时钟信号，所述的D触发器的输出端和所述的核心控制模块连接，所述的第一按键的一端和所述的核心控制模块连接，所述的第一按键的另一端接地，所述的第二按键的一端分别与所述的D触发器的清零端和所述的核心控制模块连接，所述的第二按键的另一端接地，所述的数码管和所述的LED发光电路分别与所述的实验控制模块连接。

4.一种数字电路实验方法，其特征在于包括以下步骤：

(1)构建数字电路实验系统，所述的数字电路实验系统包括用户计算机、FPGA可编程目标板、JTAG下载调试电路、实验显示模块、核心控制模块、数据缓存模块、液晶显示模块、按键控制模块、按键测试模块、实验控制模块和存储模块，所述的存储模块中预存有数字电路实验设计教学中所有的数字电路实验项目名称、每个数字电路实验项目的编号、评判指令集、评判数据集和错误信息集，每个数字电路实验项目的评判指令集包括至少一个功能评判指令，每个数字电路实验项目的评判数据集包括至少一个功能评判数据，每个数字电路实验项目的错误信息集包括至少一个功能错误信息，每个数字电路实验项目的评判指令集中包含的功能评判指令的数量、功能评判数据的数量和功能错误信息的数量均为该数字电路实验项目所要求实现功能的总数量，每个数字电路实验项目的每个功能匹配一个功能评判指令、一个功能评判数据和一个功能错误信息；所述的核心控制模块根据所述的存储模块中所有的数字电路实验项目名称及其编号生成实验项目列表在所述的液晶显示模块处显示；

(2)学生根据数字电路实验项目的要求在所述的用户计算机上编写设计代码并生成实验设计的下载文件，将该下载文件通过所述的JTAG下载/调试电路下载到所述的FPGA可编程目标板上生成对应的数字电路；

(3)对照液晶显示模块上的实验项目列表，在所述的按键控制模块中输入当前进行的数字电路实验项的编号发送给所述的核心控制模块；

(4)通过所述的按键控制模块向所述的核心控制模块发出评判开始信号；

(5)所述的核心控制模块收到评判开始信号后进行评判，所述的评判过程为：

A.所述的核心控制模块在所述的存储模块中查找该编号对应的数字电路实验项目的评判指令集，并将该评判指令集中的一条功能评判指令作为功能评判信号发送给所述的实验控制模块；

B.所述的实验控制模块接收到功能评判信号后发送功能控制指令给所述的FPGA可编程目标板；

C.所述的FPGA可编程目标板接收到功能控制指令后运行其内的数字电路，得到该数字电路在该条功能评判指令对应的功能下的实验结果数据，所述的FPGA可编程目标板将实验结果数据同时发送到所述的实验控制模块和所述的数据缓存模块，所述的实验控制模块将接收到实验结果数据通过所述的实验显示模块显示实验现象，并发送同步时钟信号给所述的数据缓存模块和所述的核心控制模块，所述的数据缓存模块接收到同步时钟信号后对实验数据进行锁存；D.所述的核心控制模块接收到同步时钟信号后获取所述的数据缓存模块锁存的实验结果数据，并读取所述的存储模块中当前功能评判指令对应的功能评判数据，将其与接收到的实验结果数据进行比对：如果两者不匹配，则所述的核心控制模块获取所述的存储模块中当前功能评判指令对应的功能错误信息在所述的液晶显示模块上进行显示，该数字电路实验的设计结果评判完成；如果两者匹配，则所述的核心控制模块继续从所述的存储模块中获取当前评判指令集中的下一条功能评判指令，按照前一条功能评判指令的评判方法对下一条功能评判指令进行操作；如果当前评判指令集中所有的功能评判指令都评判完成，且其对应的实验结果数据与相应的功能评判数据都匹配时，所述的核心控制模块生成该数字电路实验的设计结果正确的信号并发送给所述的液晶显示模块，所述的液晶显示模块将该数字电路实验的设计结果正确的信号进行显示。

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