CN200996986Y

CN200996986Y - 一种新型数字电路与系统实验平台

Info

Publication number: CN200996986Y
Application number: CN 200720105545
Authority: CN
Inventors: 李宏; 文雯; 左富强; 邵杨帆
Original assignee: Ningbo University
Current assignee: Ningbo University
Priority date: 2007-01-15
Filing date: 2007-01-15
Publication date: 2007-12-26
Anticipated expiration: 2017-01-15

Abstract

本实用新型公开了一种数字电路与系统实验平台，包括CPLD、FPGA/CPLD核心目标板、CPLD与FPGA/CPLD核心目标板连接，CPLD分别与MCU和分立元件自助实验区连接，CPLD输出端与第二显示模块输入端电连接，键盘输出端与CPLD的输入端连接，MCU与逻辑笔模块连接，MCU的输出端与第一显示模块输入端连接，FPGA/CPLD核心目标板与RAM电连接，FPGA/CPLD核心目标板的输入端与高速AD转换器的输出端电连接，FPGA/CPLD核心目标板输出端与高速DA转换器输入端电连接，能满足数字单元电路、小规模数字系统实验，还适合设计较大规模数字电子系统，以及模拟与数字混合系统实验的需要。

Description

一种新型数字电路与系统实验平台

技术领域

本实用新型涉及一种数字电路实验设备，尤其是涉及一种一种新型数字电路与系统实验平台。

背景技术

现有的市场上主流的数字电路实验箱依然停留在传统“小规模通用集成电路+连线”，只是在规模和形式上有所更新，或者是完全的EDA技术实验箱。这些传统的实验设备主要缺陷是电路结构上是“全连接式”。全连接式实验系统，由于是非智能化的，电路结构模式无法变化，内部的连线已被固定下来，导致用户无法根据自己的需要来改变连线结构，从而大大限制了实验数量，在其上除了只能完成一些固定的实验项目外，便难于适应多种需求的开发设计了，这无疑限制了学生的想象力、主观能动性和创新思维的发挥。完全的EDA技术实验箱，又会限制一部分基础实验的开展。

发明内容

本实用新型所要解决的技术问题是提供一种不仅能满足数字单元电路、小规模数字系统实验，还适合设计较大规模数字电子系统，以及模拟与数字混合系统实验的新型数字电路与系统实验平台。

本实用新型解决上述技术问题所采用的技术方案为：一种新型数字电路与系统实验平台，包括CPLD、FPGA/CPLD核心目标板、所述的CPLD与所述的FPGA/CPLD核心目标板电连接，它还包括第一显示模块、第二显示模块、键盘、逻辑笔模块、MCU、分立元件自助实验区、高速AD转换器、高速DA转换器、RAM，所述的CPLD分别与所述的MCU和分立元件自助实验区电连接，所述的CPLD输出端与所述的第二显示模块输入端电连接，所述的键盘的输出端与所述的CPLD的输入端电连接，所述的MCU与所述的逻辑笔模块电连接，所述的MCU的输出端与所述的第一显示模块的输入端连接，所述的FPGA/CPLD核心目标板与所述的RAM电连接，所述的FPGA/CPLD核心目标板的输入端与所述的高速AD转换器的输出端电连接，所述的FPGA/CPLD核心目标板的输出端与所述的高速DA转换器的输入端电连接。

所述的CPLD为可编程逻辑器件EPM1270，包括核心数据处理模块、显示控制模块、频率计、按键滤波和DDS，所述的核心数据处理模块的输出端与所述的显示控制模块的输入端连接，所述的显示控制模块的输出端与所述的第二显示模块的输入端连接，所述的核心数据处理模块分别与所述的分立元件自助实验区、所述的MCU、所述的FPGA/CPLD核心目标板连接，所述的分频计的输出端、所述的按键滤波的输出端分别与所述的核心数据处理模块的输入端连接，所述的键盘的输出端与所述的按键滤波的输入端连接，所述的按键滤波的输出端与所述的DDS的输入端连接。

所述的CPLD为可编程逻辑器件EPM1270T144C5，所述的第二显示模块为八个七段数码显示管组成，所述的EPM1270T144C5的引脚PIN117～PIN124分别与八个数码显示管的位选端连接，所述的EPM1270T144C5的引脚PIN138～PIN144分别与每个数码显示管的七个引脚连接，所述的EPM1270T144C5的引脚PIN45与89C51单片机的引脚P10连接，所述的EPM1270T144C5的引脚PIN48与所述的89C51单片机的引脚P11连接，所述的EPM1270T144C5的引脚PIN18与50MHz的时钟信号连接，所述的EPM1270T144C5的引脚PIN37～PIN45分别与9个10K欧姆电阻连接，所述的电阻的另一端分别接5V电压，所述的EPM1270T144C5的引脚PIN37～PIN45同时分别通过开关接地，所述的EPM1270T144C5的引脚PIN73～PIN94与所述的FPGA/CPLD核心目标板的引脚连接，所述的EPM1270T144C5的引脚PIN95～PIN1 06分别与所述的AT28C64集成电路的引脚A9～A0连接，所述的AT28C64集成电路的引脚D0～D7与芯片TLC7524的引脚连接。

与现有技术相比，本实用新型的优点在于该系统采用了分立元件自助实验区和EDA设计性实验紧密结合，既重视培养学生基础的知识，又能留有学生自主设计创新的空间。开设出的分立自助实验区，可完成门电路I/O特性测量，脉冲电路实验，专用芯片应用实验，故障诊断等多项实验，弥补了纯可编程器件实验的不足。

实验平台采用多任务重配置技术(Multi-task Reconfiguration)，可切换多种模式以适应不同场合实验需要。根据模式设置按键、显示及I/O接口的功能，在系统主控器的控制下改变电路架构参数，选择4种不同的实验系统硬件电路连接结构，使用户能根据需要得到适合不同场合的实验电路结构形式，更大程度利用资源，从而能完成更多的实验和开发项目。

在本实验平台上，配备有0.1Hz-999kHz数字式等精度频率计，测量高、低、中、高阻及脉冲电平的逻辑笔，能产生0.1Hz-100kHz三角波、方波、正弦波的DDS函数信号发生器，两路32种频率的时钟源，大大减少了外部仪器设备的使用。

附图说明

图1为本实用新型的结构示意图；

图2为本实用新型的CPLD的内部结构与外围电路连接的结构示意图；

图3为本实用新型的部分硬件连接图。

具体实施方式

以下结合附图实施例对本实用新型作进一步详细描述。

一种新型数字电路与系统实验平台，包括CPLD7、FPGA/CPLD核心目标板8、CPLD7与FPGA/CPLD核心目标板8电连接，它还包括第一显示模块1、第二显示模块6、键盘10、逻辑笔模块2、MCU3、分立元件自助实验区9、高速AD转换器4、高速DA转换器5、RAM11，CPLD7分别与MCU3和分立元件自助实验区9电连接，CPLD7输出端与第二显示模块6输入端电连接，键盘10的输出端与CPLD7的输入端电连接，MCU3与逻辑笔模块2电连接，MCU3的输出端与第一显示模块1的输入端连接，FPGA/CPLD核心目标板8与RAM11电连接，FPGA/CPLD核心目标板8的输入端与高速AD转换器4的输出端电连接，FPGA/CPLD核心目标板8的输出端与高速DA转换器的5输入端电连接。

CPLD7为可编程逻辑器件EPM1270，包括核心数据处理模块71、显示控制模块72、频率计73、按键滤波75和DDS74，核心数据处理模块71的输出端与显示控制模块72的输入端连接，显示控制模块72的输出端与第二显示模块6的输入端连接，核心数据处理模块71分别与分立元件自助实验区9、MCU3、FPGA/CPLD核心目标板8连接，分频计73的输出端、按键滤波75的输出端分别与核心数据处理模块71的输入端连接，键盘10的输出端与按键滤波75的输入端连接，按键滤波75的输出端与DDS74的输入端连接。

CPLD7为可编程逻辑器件EPM1270T144C5，第二显示模块为八个七段数码显示管61组成，EPM1270T144C5的引脚PIN117～PIN124分别与八个数码显示管61的位选端连接，EPM1270T144C5的引脚PIN138～PIN144分别与每个数码显示管61的七个引脚连接，EPM1270T144C5的引脚PIN45与89C51单片机12的引脚P10连接，EPM1270T144C5的引脚PIN48与89C51单片机12的引脚P11连接，EPM1270T144C5的引脚PIN18与50MHz的时钟信号连接，EPM1270T144C5的引脚PIN37～PIN45分别与9个10K欧姆电阻13连接，电阻13的另一端分别接5V电压，EPM1270T144C5的引脚PIN37～PIN45同时分别通过开关14接地，EPM1270T144C5的引脚PIN73～PIN94与FPGA/CPLD核心目标板8的引脚连接，EPM1270T144C5的引脚PIN95～PIN106分别与AT28C64集成电路15的引脚A9～A0连接，AT28C64集成电路15的引脚D0～D7与TLC7524芯片16的引脚连接。

对实施例的主要原理说明：其主要以CPLD7为控制核心，通过键盘10，在系统主控器的控制下以软件编程改变电路架构参数，把按键输入信号，并在第二显示模块6中显示，与FPGA/CPLD核心目标板8的接口信号等做不同的处理，从而得到对用户四种不同的实验系统硬件电路连接结构，分别适用于组合电路，时序电路，模拟+数字系统，可编程+分立元件自主实验区9。

FPGA/CPLD核心目标板8和A/D转换器4、D/A转换器5直接相连，提供学生进行高速AD和DA实验。RAM11也和FPGA/CPLD核心目标板8直接相连，给学生提供数据存储，特别适用数据采集回放实验。

MCU3主要处理从CPLD7传输过来的数据，控制逻辑笔模块2，由第一显示模块1显示逻辑电平和信号发生器的波形类型和频率

CPLD7内部结构如图2所示：核心数据处理模块71，主要处理来自MCU3，分立元件自助实验区9，FPGA/CPLD核心目标板8的数据。功能为完成模式选择，模式控制，数据转换，计算显示数据并传输给72显示控制模块等。

显示控制72采用动态扫描显示。

频率计73采用了多周期同步法来测量外部信号频率，频率范围0.1Hz-999kHz。

按键滤波75将读入键值去抖动，并控制DDS(直接频率合成)74产生频率在0.1Hz-100kHz内的方波，三角波，正弦波。

Claims

1.一种新型数字电路与系统实验平台，包括CPLD、FPGA/CPLD核心目标板、所述的CPLD与所述的FPGA/CPLD核心目标板电连接，其特征在于它还包括第一显示模块、第二显示模块、键盘、逻辑笔模块、MCU、分立元件自助实验区、高速AD转换器、高速DA转换器、RAM，所述的CPLD分别与所述的MCU和分立元件自助实验区电连接，所述的CPLD输出端与所述的第二显示模块输入端电连接，所述的键盘的输出端与所述的CPLD的输入端电连接，所述的MCU与所述的逻辑笔模块电连接，所述的MCU的输出端与所述的第一显示模块的输入端连接，所述的FPGA/CPLD核心目标板与所述的RAM电连接，所述的FPGA/CPLD核心目标板的输入端与所述的高速AD转换器的输出端电连接，所述的FPGA/CPLD核心目标板的输出端与所述的高速DA转换器的输入端电连接。

2.根据权利要求1所述的一种新型数字电路与系统实验平台，其特征在于所述的CPLD为可编程逻辑器件EPM1270，包括核心数据处理模块、显示控制模块、频率计、按键滤波和DDS，所述的核心数据处理模块的输出端与所述的显示控制模块的输入端连接，所述的显示控制模块的输出端与所述的第二显示模块的输入端连接，所述的核心数据处理模块分别与所述的分立元件自助实验区、所述的MCU、所述的FPGA/CPLD核心目标板连接，所述的分频计的输出端、所述的按键滤波的输出端分别与所述的核心数据处理模块的输入端连接，所述的键盘的输出端与所述的按键滤波的输入端连接，所述的按键滤波的输出端与所述的DDS的输入端连接。

3.根据权利要求1所述的一种新型数字电路与系统实验平台，其特征在于所述的CPLD为可编程逻辑器件EPM1270T144C5，所述的第二显示模块为八个七段数码显示管组成，所述的EPM1270T144C5的引脚PIN117～PIN124分别与八个数码显示管的位选端连接，所述的EPM1270T144C5的引脚PIN138～PIN144分别与每个数码显示管的七个引脚连接，所述的EPM1270T144C5的引脚PIN45与89C51单片机的引脚P10连接，所述的EPM1270T144C5的引脚PIN48与所述的89C51单片机的引脚P11连接，所述的EPM1270T144C5的引脚PIN18与50MHz的时钟信号连接，所述的EPM1270T144C5的引脚PIN37～PIN45分别与9个10K欧姆电阻连接，所述的电阻的另一端分别接5V电压，所述的EPM1270T144C5的引脚PIN37～PIN45同时分别通过开关接地，所述的EPM1270T144C5的引脚PIN73～PIN94与所述的FPGA/CPLD核心目标板的引脚连接，所述的EPM1270T144C5的引脚PIN95～PIN106分别与所述的AT28C64集成电路的引脚A9～A0连接，所述的AT28C64集成电路的引脚D0～D7与芯片TLC7524的引脚连接。