SU1297058A1

SU1297058A1 - Устройство дл имитации сбоев

Info

Publication number: SU1297058A1
Application number: SU853874963A
Authority: SU
Inventors: Евгений Ярославович Ваврук; Анатолий Алексеевич Мельник; Иван Григорьевич Цмоць
Original assignee: Предприятие П/Я В-8751
Priority date: 1985-03-22
Filing date: 1985-03-22
Publication date: 1987-03-15

Abstract

Изобретение относитс к цифровой вычислительной технике и может быть использовано дл отработки и определени эффективности программно- аппаратных средств контрол . Целью изобретени вл етс сокращение аппаратурных затрат. Устройство содержит одноразр дный блок 1 пам ти,блок 2 пам ти, коммутатор 3, элемент И 4, элемент 5 задержки, счетчик 6 и дешифратор 7. Сущность изобретени заключаетс в сжатии искаженной информации в блоке 2 пам ти, т.е. объем .блока 2 пам ти существенно, уменьшен, так как его объем равен объему искаженной информации, а не объему основной пам ти ЦВМ. 1 ил. ю X) о сд эо

Description

Изобретение относитс к цифровой вычислительной технике и может быть использовано дл отработки и опреде- лени эффективности программно-аппаратных средств контрол и обеспечени надежности ЦВМ, устойчивых к сбо м.

Целью изобретени вл етс сокращение аппаратурных затрат.

На чертеже приведена функциональна схема устройства дл имитации сбоев.

На чертеже прин ты следующие обозначени : одноразр дный блок 1 пам ти, блок 2 пам ти, коммутатор 3, элемент

20

25

30

И 4, элемент 5 задержки, счетчик Ь дешифратор 7, старшие разр ды группы адресных входов 8 устройства,информационный вход 9 устройства,вход 10 задани режима имитации сбо ,информационный выход 11 устройства.

Устройство работает следующим образом .

По сигналу начальной установки (на чертеже не показан) счетчик 6 устанавливаетс в нулевое состо ние. При поступлении на вход 8 устройства адреса происходит считывание информации из одноразр дного блока 1, Старшие разр ды адреса, продешифрирован- ные дешифратором 7, служат сигналом выборки соответствунхцей микросхемы блоков пам ти 1 и 2, а младшие разр ды адресного входа устройства служат адресом считывани микросхемы блока 1 пам ти. По тому же адресу считываетс информаци с основной пам ти ЦВМ, поступающа на вход 9 устройства. Если на выходе одноразр дного блока 1 пам ти единица, то коммутатор 3 коммутирует на выход 11 сигнал с выхода блока 2 пам ти, если на выходе блока 1 пам ти О, то на ыход коммутатора 3 поступает сигнал с входа 9 устройства. При наличии единицы на входе Ш устройства и единицы на вькоде блока 1 единичный сигнал по вл етс на выходе элемента И 4, задерживаетс на элементе заержки 5 и увеличивает значение счет- ика 6 на -i-l. Следующа искаженна нформаци считываетс не с нулевого дреса (начальное состо ние счетчи О

40

45

35

ВНИИПИ Заказ 782/5 Тираж 673 Подписное Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

ка 6), ас единичного. Врем задержки элемента 5 задержки должно быть больше времени реакции программно- аппаратных средств контрол ЦВМ. Информаци с выхода 11 устройства поступает в ЦВМ, при этом в одном случае (единичное значение соответствующей чейки блока 1 пам ти) в ЦВМ поступает искаженна информаци , а

в другом (нулевое значение соответствующей чейки блока 1 пам ти) искажение должно быть обнаружено программно-аппаратными средствами контрол ЦВМ и последние должны соответствующим образом на них прореагировать. Адресна часть блока 1 пам ти равна адресности основного блока пам ти ЦВМ.

20

Claims

Формула изобретени

5

0

О

0

5

Устройство дл имитации сбоев, содержащее одноразр дный блок пам ти, блок пам ти и коммутатор, причем информационный вход устройства соединен с первьм информационным входом коммутатора , выход которого вл етс информационным выходом устройства, выход одноразр дного блока пам ти соединен с управл ющим входом коммутатора , выход блока пам ти соединен с вторым информационным входом коммута- . тора, младшие разр ды группы адресных входов устройства соединены с первой группой адресных входов одноразр д- 5 кого блока пам ти, отличающеес тем, что, с целью сокращени аппаратурных затрат,- в устройство введены элемент И, элемент за- , держки, дешифратор и счетчик, причем вход задани режима имитации сбо устройства соединен с первым входом элемента И, выход одноразр дного блока пам ти соединен с вторым входом элемента И, выход которого через элемент задержки соединен с счетным входом счетчшса, выход которого соединен с первой группой адресных входов блока пам ти, старшие разр ды группы адресных входов устройства соединены с входами дешифратора, вы-, ходы которого соединены с вторыми группами адресных входов одноразр дного блока пам ти и блока пам ти.