00 Изобретение относитс к автоматике и вычислительной технике и может быть использовано в микропроцессорны комплексах при реализации многоуровневых , систем прерывани . Целью изобретени вл етс повышение надежности устройства за счет контрол изменени состо ни входных сигналов. На чертеже приведена блок-схема предлагаемого устройства. Устройство содержит элементы ИСКЛЮЧАЩЕЕ ИЛИ 1, элемент ИЛИ 2, первый регистр 3, элементы И группы 4, первьй 5 и второй 6 триггеры, второй регистр 7, выход 8 готовности устройства , вход 9 установки устройства , первый дешифратор 10, второй дешифратор 11 столбцов, матрицу 12 эле ментов И, элементы ИЛИ группы 13, третий регистр 14, информационные входы устройства U j...,U, информационные выходы В| ,... ,В устройства, приоритетные выходы Р , . . . ,Р, первой группы, элементы И матрицы 12 и элементы ИЛИ 13 группы образуют третий дешифратор, выходы R,...,R которого вл ютс приоритетными выхода ми второй группы устройства. Устройство работает следующим образом . В исходном состо нии на информационных входах устройства и,...,и сигналы остаютс без изменений, на выходе второго триггера 6 установлена логическа Г, а в первом 3 и третьем 14 регистрах находитс совпадающа информаци , котора с помо щью дешифраторов 10 и 11 преобразуетс в совпадающие между собой номера строки и столбца. Выходы элементов И матрицы 12, расположенных на диагонали матрицы, ,соединены с входами первого элемента ИЛИ 13 группы, т.е. при отсутствии изменений в состо нии входов ус ройства срабатывает первый элемент ИЛИ 13 группы. Выходы элементов И матрицы 2э расположенных симметрич но относительно диагонали, соединены с входами соответствующего элемента ИЛИ 13 групгпы. При изменении состо ни входных сигналов устройст ва (код номера строки на выходах де шифратора 10 не совпадает с кодом номера столбца на выходах дешифрато ра 1 1 ) сработают недиагональный эле мент И матрицы 12 и соответствующий элемент ИЛИ 13, номер которого хара теризует степень изменени состо ни входных сигналов. Лри изменении сигнала на одном из информационных входов происходит срабатьгоание элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1 и на синхровход регистра 3 через элемент ИЛИ 2 поступает сигнал, кото- , рый производит занесение изменившейс информации в первый регистр 3. Изменивша с информаци поступает также на дешифратор 10, при этом происходит изменение номера дешифруемой строки (номер дешифрируемого столбца не измен етс ). Таким образом, на одном из приоритетных выходов R,.,., Rj устройства БОзн1жает сигнал логической I, определ ющий вес поступившего прерьшани по отношению к предьщущему состо нию на информационных входах и, ,...,и , принимаемому за исходное. Сигнал с выхода элемента ИЛИ 2 одновременно взводит первый триггер 5 и производит запись логической единицы на выход младшего разр да второго регистра 7. Второй триггер 6 переводитс в единичное состо ние и на информационньш вход второго регистра 7 поступает логический О. После каждого последующего изменени входной информации на выходе элемента ИЛИ 2 формируетс импульс, который продвигает на один разр д второго регистра 7 логическую 1. Таким образом, на одном из приоритетных выходов Р , .. . ,Р устройства присутствует сигнал логической 1, определ ющий количество поступивших прерываний, последовавших после срабатьшани триггера 5, формирующего общий сигнал прерывани . Одновременно с этим на одном из приоритетных выходов R ,...,Rj устройства возникает сигнал логической 1, определ ющий вес поступившего изменени информации. При этом вычислитель в процессе обработки информации в состо нии оценить необходимость считьтани изменившейс входной информации . Если вес изменени поступившего сигнапа достаточно высок (логическа 1 возникает в старших разр дах приоритетных выходов R ,..., R устройства) на установочный вход 9 устройства по команде вычислител подаетс сигнал считывани , который поступает на элементы И 4, и информаци , наход ща с в первом регистре 3, поступает на информационные выходы устройства. Одновременно происходит перезапись информации с первого регистра 3 в третий регистр 14 (содержимое обои-х регистров становитс идентичным), при этом на выходах дешифраторов 10 и 11 возникают одинако вые коды, в результате чего на приоритетном выходе устройства R возни кает сигнал логической 1, указьшающий на то, что после считывани выходной информации с устройства изменение входной информации не.происходило . При этом сбрасываетс первый 5 и второй 6 триггеры, а также второй регистр 7. Инициативный сигнал прерьшани совместно с сопровождающими его сигналами на обоих приоритетных выходах устройства снимаетс . Прюизводитс дальнейшее слежение за изменением входной информации. Таким образом, предлагаемое устройство позвол ет определ ть не толь ко число изменений информации на сво их входах, но и вес этих изменений, т.е. степень отличи текущего состо ни входных сигналов от состо ни , считанного внещним устройством в последнем цикле опроса. Формула изобретени Устройство дл ввода информации, содержащее элементы ИСКЛЮЧАЩЕЕ ИЛИ, элемент ИЛИ, два триггера, элементы И, первьй и второй регистры, выходы элементов ИСКЛЮЧАЩЕЕ ИЛИ соединены с входами элемента ИЛИ, выход которого соединен с входом установки пер вого триггера и синхровходами первого и второго регистров, выходы первого регистра соединены с первыми входами элементов И и вторыми входами элементов ИСКЛЮЧАЩЕЕ ИЛИ, первые входы которых объединены с информаци ,онными входами первого регистра и в1п ютс информационными входами уст-1 ройства, входы сброса второго регистра , первого и второго триггеров и вторые входы элементов И объединены и вл ютс входом установки устройства , выход первого триггера вл етс выходом готовности устройства, выходы элементов И вл ютс информационными выходами устройства, выход второго триггера соединен с информационным входом второго регистра, выходы которого вл ютс выходами приоритета первой группы устройства, первый выход второго регистра соединен с установочным входом второго триггера, отличающеес тем, что, с целью повышени нгщежности за счет контрол изменени состо ни входных сигналов, оно содержит третий регистр и три дешифратора, выходы третьего дешифратора вл ютс выходами приоритета второй группы устройства, информационные входы и синхровход третьего регистра объединены соответственно с первыми и вторыми входаМи элементов И, выходы третьего регистра соединены с входами второго дешифратора, входы первого дешифратора объединены с информационными входами первого регистра, выхода первого и второго дешифраторов соединены с входами третьего дешифратора.
/,0
б,