SU1599858A1

SU1599858A1 - Устройство дл циклического опроса инициативных сигналов

Info

Publication number: SU1599858A1
Application number: SU884620549A
Authority: SU
Inventors: Давид Исаакович Бесантин; Лев Николаевич Мухлаев; Нофель Джавадович Абдуллаев
Priority date: 1988-09-13
Filing date: 1988-09-13
Publication date: 1990-10-15

Abstract

Изобретение относитс к вычислительной технике и предназначено дл использовани в системах управлени технологическими процессами. Целью изобретени вл етс повышение быстродействи . Устройство содержит счетчики 1,7, коммутатор 2, триггеры 3, 8, 13, элемент НЕ 4, элемент И-НЕ 5, элемент И-ИЛИ 6, счетчик 7, блок 9 пам ти, узел 10 поразр дного сравнени , шинный формирователь 11, мультиплексоры 12, 14. Изобретение дает возможность увеличивать скорость обработки вектора прерывани и количество обрабатываемых инициативных сигналов, а за счет получени сигнала прерывани по изменению входного сигнала получить информацию о динамике функционировани объекта. 1 ил.

Description

31599858

обработки вектора прерывани и колк- чество обрабатьшаемых инициативных сигналов, а за счет получени сигнала

4

прерьшани по изменению входного сигнала получить информацию о динамике ; функционировани объекта. 1 ил.

Изобретение относитс к вычислительной технике и предназначено дл использовани в системах управлени технологическими процессами, цен- тральным дром которьк вл етс мик- ро ЭВМ или микропроцессор.

Целью изобретени вл етс повы- шение быстродействи устройства.

На чертеже приведена структурна схема устройства.

Устройство содержит счетчик 1, коммутатор 2, триггер 3, элемент НЕ 4, элемент И-НЕ 5, элемент И- ИПИ 6, счетчик 7, триггер 8, блок 9 пам ти, узел 10 поразр дного сравнени , шинный формирователь 11, мультиплексор 12, триггер 13, мульти- плексор 14, вход 15 сброса устройства , тактовьм вход 16 устройства., запросные входы 17 устройства, выход 18 прерьшани устройства, информа- , ционные выходы 19 устройства, вход 20 опроса устройства.

Устройство работает следующим образом .

При включении питани по сигналу предварительной установки на входе 15 устанавливаютс в нулевое состо ние счетчик 1, счетчик 7, триггер 13 И триггер 8.

Сигнал О с вькода мультиплексора 12 поступает на вход триггера 3 и разрешает установку его в нулевое состо ние передним фронтом импульса с BXiOAa .16, По окончании сигнала на входе 15 импульсы с входа 16 запускают через элемент 5 счетчик 7. На информационные входы блока 9 поступа ет восемь первых разр дов информации через коммутатор 2, соответствуюй(их адресу группы на счетчике 1. Тот же адрес группы устанавливаетс на адре ных входах блока 9. В момент времени определ емый по влением заднего фронта восьмого сигнала на входе 16, со счетчика 7 поступает сигнал записи на вход блока 9, обеспечивающий за- пись информации в чейдсу блока 9. По переднему фронту следующего импульса с хвода 16 снимаетс сигнал записи

в блоке 9, через элемент 6 сбрасываетс счетчик 7 и в счетчик 1 заноситс следую1чий адрес группы, поступающий на адресные входы блока 9 и коммутатора 2. На информационные входы блока 9 поступает восемь вторых разр дов информации через коммутатор 2. Затем процесс повтор етс аналогично описанному, переключа счетчик его переполнени . При этом сигнал переполнени с выхода счетчика 1 устанавливает триггер 8 в единичное состо ние , разрешив .работу мультиплексора 12. Описанньй цикл вл етс установочным . Он выполн етс один раз при включении устройства, обеспечива запи.сь в блок 9 исходного состо ни входных инициативных сигналов. При его выполнении устройство не формирует запроса прерываний.

Во втором и последующих циклах описанный процесс повтор етс . Однако, кроме записи информации в блок 9 с вькодов счетчика 7, на мультиплексор 12 последовательно вьщаютс коды адреса опроса выходов узла 10 поразр дного сравнени , на котором осзтцест вл етс сравнение инициативных сигналов , поступивших через коммутатор 2, с их состо нием, записанным в блоке 9 в предьщущем цикле. При несравнении на соответствующем выходе узла 10 -поразр дного сравнени по вл етс уровень 1 и-при подаче со сдатчика 7 соответствующего данному выходу адреса опроса на выходе мультиплексора 12 по вл етс сигнал, взвод щий триггер3j который формирует запрос прерьшани на выход 18 и взводит триггер 13, который через элемент 5 останавливает счетчик 7. По получении запрора прерьшани центральный процессор формирует сигнал опроса на-вход 20,по фронту по влени низкого уровн которого сбрасываетс .триггер Зи на выходы 19 с шинного форми- ровател 11 поступает байт информации , который состоит из кода номера группы входных сигналов (4 разр да), кода номера инициативного сигнала в

данной группе (3 разр да) и кода, определ ющего направление вектора, изменени ини1щативного сигнала (1 разр д), формируемого на мультиплексоре 14, по влением на его выходе соответствующего логического сигнала. По фронту по влени высокого уровн сигнала на входе 20 переходит в нулевое состо ние триггер 13, разре- ща работу через элемент 5 счетчика 7., В дальнейшем процесс повтор етс аналогично. .

159

Claims

Формула изобретени

Устройство дл циклического опроса инициативных сигналов, содержащее первый счетчик, коммутатор, первый триггер, элемент НЕ, отичаю- щ е е с тем, что,-с целью повы-J шени быстродействи , в устройство введены второй и третий триггеры, узел поразр дного сравнени , элемен И-ЮШ, шинный формирователь, два мултиплексора , элемент И-НЕ, второй ;счетчик и блок пам ти, информационные входы которого соединены с выходами коммутатора, с информационными входами первого мультиплексора и с первой группой входов узла поразр дного сравнени , выходы которого соединены с информационными входами второго мультиплексора, втора группа входов узла поразр дного сравнени соединена с вькодами блока пам ти , вход разрешени запис.и которого соединен с выходом последнего разр да первого счетчика и с первым входом элемента И-ШШ, выходы с первого до предпоследнего группы выходов первого счетчика соединены с первой группой информационных входов

.

to

15

т ь599858

шинного формировател и с адресным$1 входами м льтиплексоров, выход первого мультиплексора соединен с информационным входом шинного формировател , втора группа информационных

входов которого соединена с адресны-

ми входами коммутатора, и блока пам ти и с вькодами второго счетчика, , выход переполнени которого соединен с единичным входом первого триггера, инверсный выход которого соединен с управл ю1 им входом второго мультиплексора , выход котрого соединен с информационным входом второго триггера, вход сброса которого соединен .с управл ющим входом шинного формирова- т л , с тактовым входом третьего триггера и с входом опроса устройства, тактовьй вход которого соединен с вторым входом элемента И-ИЛИ, с первым входом элемента И-НЕ и с тактовым входом второго триггера, пр мой выход которого вл етс выходом пре- рьшани устройства и соединен с ин- формахщонным входом третьего триггера, инверсньй выход и установочный вход которого соединен соответственно с вторым входом элемента И-НЕ и с ин- вёрсньм выходом второго триггера, выход эллемента И-НЕ соединен со счет- ньм входом первого счетчика, выход элемента И-ШШ соединен с входом сброса первого счетчика и со счетным ,, входом второго счетчика, вход сброса

20

25

30

40

которого соединен с входом сброса устройства, с третьим к четвертым вxoдa и элемента И-ИЛИ и через элепс мент НЕ - с входами сброса первого и третьего триггеров, выходы шинного формировател вл ютс группой ин- формащюнных выходов устройства, информационные входы коммутатора вл ютс закрытьв-ш входами устройства.