SU1345263A1 - Устройство дл контрол посто нного запоминающего устройства - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в контрольной аппаратуре ПЗУ. Целью изобретени   вл етс  по- вьшение достоверности контрол  ПЗУ при использовании медленнодействующего сумматора за счет обеспечени  максимальной частоты обращени  к ПЗУ. Поставленна  цель достигаетс  тем, что в устройство контрол  ПЗУ, содержащее последовательно соединенные адресный регистр-счетчик 1, числовой регистр 2, сумматор 5 и схему сравнени  8, регистр 9 контрольной суммы, введены блок 10 управлени , первый 6 и второй 7 дешифраторы, перзый 3 и второй 4 счетчики по модулю N. Введение указанных блоков обеспечивает считывание информации из ПЗУ на максимальной частоте. При этом слова информационного массива суммируютс  за п циклов суммировани  таким образом, что в каждом цикле суммировани  суммируютс  слова, адреса которых определ ютс  состо нием , второго счетчика по модулю N и модулем пересчета N, т.е. слова информационного массива суммируютс  с пропуском тех слов, адрес которых не соответствует данному состо нию второго счетчика. Испытание ПЗУ на максимальной частоте обращени  необходимо проводить с целью вы влени  с lO со ии СП to О5 О5

Description

вли ни  переходных процессов на реактивных сопротивлени х на работоспособность ПЗУ. Снижение быстродействи  при контроле ПЗУ не дает достоверной информации о надежности и

1

Изобретение относитс  к вычислительной технике и может быть использовано в контрольной аппаратуре дл  контрол  ПЗУ.

Цель изобретени  - повышение достоверности контрол  ПЗУ.

На чертеже представлена структурна  схема устройства дл  контрол  ПЗУ.

Устройство дл  контрол  ПЗУ содержит адресный регистр-счетчик 1, числовой регистр 2, счетчик 2 по модулю N, счетчик 4 по модулю N, сумматор 5 дешифраторы 6 и 7, схему 8 сравнени  регистр 9 контрольной суммы, блок 10 управлени .

Устройство дл  контрол  ПЗУ работает следующим образом.

При запуске устройства контрол  п-разр дный регистр-счетчик 1, регистр 2, счетчики 3 и 4, сумматор 5 устанавливаютс  в нулевое состо ние, после чего на провер емое ПЗУ 11 подаетс  сигнал Обращение из блока 10. Выбранна  из ПЗУ информаци  записываетс  в числовой регистр 2. По сигналу с выхода дешифратора 6, который вырабатываетс  при исходном положении счетчика 3 и подаетс  на разрешающий вход сумматора 5, инфорг маци  с выходов регистра 2 поступает на информационные входы сумматора 5 и суммируетс  по синхросигналу из блока 10.

При завершении такта считывани  информации из ПЗУ по сигналу +1 из блока 10 управлени  измен етс  состо ние адресного регистра-счетчика 1 и счетчика 3 по модулю N, после чего такт считывани  информации из ПЗУ повтор етс , но без суммировани  считанной информации, так как отсутствует разрешающий сигнал с выхода дешифратора 6. Через N. тактов считыкачестве испытываемого ПЗУ, поскольку переходные процессы будут затухать до прихода нового сигнала обращени . 1 ил.

0

5

0

5

0

5

0

вани  информации счетчик 3 вновь приходит в исходное состо ние и дешифратор 6 вырабатывает сигнал Разрешение суммировани  и т.д.

При поступлении 2 сигналов +1 регистр-счетчик 1 возвращаетс  в исходное состо ние, а счетчик 4 переходит в первое состо ние, после чего начинаетс  следующий цикл считывани  информации. Через п циклов считывани  информации из ПЗУ счетчик 4 по модулю N переходит в состо ние п. После обращени  по последнему адресу ПЗУ и суммировани  последнего слагаемого в сумматоре 5 дешифратор 7 вырабатывает разрешающий сигнал, поступающий на первый стробирующий вход схемы 8 сравнени . На второй стробирующий вход схемы 8 сравнени  поступает сигнал стро ба из блока управлени , на первый информационный вход схемы сравнени  пос- тупает код результата суммировани  с сумматора 5, а на второй информационный вход - код контрольной суммы с регистра 9. В случае несовпадени  кодов результата суммировани  и контрольной суммы схема 8 сравнени  вырабатывает сиг нал неисправности, который поступает на блок 10 управлени .

Блок 10 управлени  обеспечивает синхронизацию работы блоков устройства контрол .

Устройство позвол ет контролировать ПЗУ на максимальной частоте об-., ращени  при использовании медленно действующего сумматора.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  посто нного запоминающего устройства, содер- жаш.ее сумматор, регистр контрольной суммы, числовой регистр, схему сравнени , первый информационный вход которой соединен с информационным выходом регистра контрольной суммы, второй - с выходом сумматора, первый вход которого соединен с выходом числового регистра, информационные входы которого  вл ютс  первой группой информационных входов устройства адресный регистр, выходы которого  вл ютс  первой группой выходов устройства , отличающеес  тем, что, с целью повышени  достоверности контрол  устройства, в него введены первый и второй дешифраторы, первый и второй счетчики по модулю N и блок управлени , информационный вход которого соединен с выходом схемы сравнени , первый и второй

   стробирующие входы которой соединены 2о Дов адресного регистра  вл ютс  высоответственно с выходом первого де-.

   5263

   шифратора и первым выходом блока управлени , второй и третий выходы которого соединены соответственно со стробирующим входом числового регистра и сумматора, третий вход которого соединен с выходом второго дешифратора , информационные входы первого и второго дешифраторов соединены с вы10 ходами соответственно первого и второго счетчика по модулю N, информационные входы первого счетчика по модулю N соединены с первой группой выходов адресного регистра, информа15 ционд ые входы второго счетчика по модулю N соединены с информационными входами адресного регистра и четвертым выходом блока управлени , п тый выход которого и втора  группа выхоходами устройства,