SU1621140A2 - Счетное устройство с контролем - Google Patents

Abstract

Изобретение относитсл к автоматике и вычислительной технике, может быть использовано дл  потактового контрол  двоичных и двоично-дес тичных счетчиков. Цель изобретени  - расширение функциональных возможностей - достигаетс  за счет введени  блока 21 дешифраторов, элемента ИЛИ 22, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 23, 25, элемента И 24 и управл ющей шины 28. Устройство также содержит контролируемый счетчик 1, блок 2 сравнени , блок 3 пам ти , входную шину 4, шину 5 сброса, мультиплексор 6, управл ющий счетчик 7, элемент И-НЕ 8, элемент ИЛИ 9, RS-триггер 10, элемент И 11, шину 12 тактовой частоты. Счетное устройство с контролем в зависимости от сигнала на шине 28 производит потактовый контроль как двоичного , так и двоично-дес тичного счетчиков. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике, может быть использовано для потактового контроля двоичных и двоично-десятичных счетчиков.

Целью изобретения является расширение функциональных, возможностей устройства.

Поставленная цель достигается за счет введения новых конструктивных признаков, обеспечивающих потактовый контроль как двоичных, так и двоично-десятичных счетчиков.

На чертеже приведена структурная схема счетного устройства с контролем.

На чертеже обозначено: контролируемый счетчик 1, блок 2 сравнения, блок 3 памяти, входная шина 4, шина 5 сброса, мультиплексор 6, управляющий счетчик 7, элемент И-НЕ 8, элемент ИЛИ 9, RS-триггер 10, элемент И 11, шина 12 тактовой частоты, выход 13 первого разряда управляющего счетчика 7, инверсный выход 14 второго разряда управляющего счетчика 7, стробирующий вход 15 блока 2 сравнения, вход 16 сброса блока 2 сравнения, первый и второй входы 17, 18 блока 2 сравнения, выходная шина 19, инверсный выход 20 переполнения управляющего счетчика 7, блок 21 дешифраторов, дополнительный элемент ИЛИ 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, дополнительный элемент И 24, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25, выходы 26,27третьего и четвертого разрядов управляющего счетчика 7, управляющая шина 28.

Выходы счетчика 1 соединены с информационными входами мультиплексора 6, счетный вход счетчика 1 подключен к входной шине 4 и к первому входу элемента ИЛИ

9, а вход обнуления - к входу R RS-триггера

10, к шине 5 сброса и второму входу элемента ИЛИ 9, выход которого соединен с входами сброса управляющего счетчика 1 и блока 2 сравнения, первый вход 17 которого подключен к выходу мультиплексора 6 и к информационному входу блока 3 памяти, вход выборки которого соединен с выходом 13 разряда управляющего счетчика 7 и с первым входом элемента И-НЕ 8, второй вход которого соединен с выходом RS-триггера 10, подключенного входом S к инверсному выходу 20 переполнения управляющего счетчика 7, к последнему входу сброса блока 21 дешифраторов и к первому входу элемента И 11, второй вход которого соединен с шиной 12 тактовой частоты, выход элемента И 11 соединен со счетным входом управляющего счетчика 7, выходы которого подключены к адресным входам мультиплексора 6, к входам сброса блока 21 дешифраторов и к адресным входам блока 3 памяти, управля ющий вход которого соединен с инверсным выходом 14 второго разряда управляющего счетчика 7 и с третьим входом элемента ИНЕ 8, выход которого соединен со стробирующим входом 15 блока 2 сравнения, подключенного выходом к выходной шине 19, а вторым входом 18 - к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25, первый вход которого соединен с информационным выходом блока 3 памяти, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25 соединен с выходом элемента И 24, первый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, соединенного первым входом с выходом 26 третьего разряда управляющего счетчика 7, а вторым входом - с выходом с четвертого разряда управляющего счетчика 7, подключенного соответственно выходами старших разрядов к входам сброса блока 21 дешифраторов, D - входы которого подключены к выходам четвертых разрядов декад счетчика 1, а инверсные С - входы к первым разрядам декад счетчика 1, выходы блока 21 дешифраторов соединены с входами элемента ИЛИ 22, подключенного выходом к второму входу элемента И 24, третий вход которого соединен с управляющей шиной 28.

Устройство работает следующим образом.

На каждом такте работы входной импульс по шине 4 обнуляет управляющий счетчик 7 и задним перепадом переводит двоично-десятичный (двоичный) счетчик 1 в следующее состояние. С этого момента начинается генерация адресных кодов на выходе управляющего счетчика 7, и выходы контролируемого счетчика 1 поочередно подключаются через мультиплексор 6 к входу 17 блока 2 сравнения и к выходу данных блока 3 памяти. На каждом адресном коде по первому импульсу на входе 13 происходит считывание информации из соответствующей ячейки блока 3 памяти на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25 и далее на вход 18 блока 2, в котором происходит суммирование с предыдущей информацией и сравнение полученной суммы с состоянием входа 17. По второму импульсу на выходе 13 информация с входа 17 переписывается в данную ячейку блока 3 памяти и по окончаний импульса модифицируется адресный код, а на входы блока 2 сравнения поступает информация следующего разряда счетчика 1 и блока 3 памяти.

Таким образом, происходит поразрядное сравнение состояния счетчика в данном такте с состоянием предыдущего такта, записанным в блоке 3 памяти.

При контроле двоично-десятичных счетчиков на управляющую шину 28 подается единичный уровень сигнала, разрешающий прохождение на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25 корректирующего кода. Корректирующий код принимает единичные значения для вторых и третьих разрядов декад счетчиков, перешедших из состояния 1001 в состояние 0000 и зафиксированных блоком 21 дешифраторов. Выборка вторых и третьих разрядов декад счетчиков осуществляется с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 по адресам генерируемых управляющим счетчиком 7. Блок 21 дешифраторов состоит из D-триггеров, количество которых определяется разрядностью контролируемого двоично-десятичного счетчика (при 4п-разрядном счётчике, количество D-триггеров равно п) и каждый из которых фиксирует переход своей декады. Сброс D-триггеров осуществляется по адресу начала выборки разрядов следующей декады. Элемент ИЛИ 22 объединяет зафиксированные переходы в один сигнал. Возможность объединения вытекает из принципа действия накапливающих счетчиков, временного сброса D-триггеров блока дешифраторов и применяемого метода сравнения. Таким образом в отсутствие переносов с D-триггеров блока 21 дешифраторов на элемент ИЛИ 22 поступают нулевые уровни сигналов, а значит и на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25 поступают нулевые значения корректирующего кода, поэтому на вход 18 блока 2 сравнения поступают значения предыдущего кода двоично-десятичного счетчика, т.е. контроль двоично-десятичного счетчика в этом случае не отличается от контроля двоичного счетчика. При наличии переносов включаются D-триггеры блока 21 дешифраторов и единичные значения через элемент ИЛИ 22 поступают на вход И 24 и в момент выборки вторых и третьих разрядов декад проходят на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25. Если значения разрядов выбираемого кода (соответствующие коду декад счетчиков с подготовленными переходами в состояния 0000... по следующему счетному импульсу) являются предыдущим кодом (т.е. 1001...), то с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25 на сравнение поступает единственно правильный код 1111..., который отличается от кода по входу 17 блока 2 сравнения на единицу младшего разряда, т.е. начинается этап сравнивания аналогичный рассмотренному выше. После записи нового кода в блок 30000... и до прихода следующего счетного импульса, вызывающего переход декад в состояние 0000..., контроль осуществляется так же. как и для двоичных счетчиков. Для контроля реверсивного счетчика в устройство необходимо ввести коммутаторы, пере ключающие входы 17 и 18 блока сравнения 2 и входы D и С блока 21 дешифраторов по началу первого импульса на вычитающем входе контролируемого счетчика 1. и по началу первого импульса - на суммирующем входе, приводящем входы 17 и 18, D и С в исходное состояние.

Устройство выгоднее использовать для контроля счетчиков с большим числом разрядов, так как с увеличением разрядности объем схемы контроля растет медленнее, чем объем контролируемого счетчика, поскольку увеличивается только разрядность мультиплексора, и в меньшей степени, управляющего счетчика, блока дешифраторов и элемента ИЛИ. Таким образом, предлагаемое устройство позволяет без уменьшения глубины контроля расширить функциональные возможности путем контроля помимо двоичных счетчиков и двоично-десятичных счетчиков.

Claims (1)

1. Формула изобретения

   Счетное устройство с контролем по авт. св. Ns 1298898, отличаю щ е е с я тем, что, с целью расширения функциональных возможностей, в него введены дополнительный элемент ИЛИ, блок дешифраторов, управляющая шина, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, дополнительный элемент И, а в разрыв связи между информационным выходом блока памяти и вторым входом блока сравнения введен второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход, первый и второй входы которого соединены соответственно с вторым входом блока сравнения, с информационным выходом блока памяти и с выходом дополнительного элемента И, первый вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом третьего разряда управляющего счетчика, а второй вход - с выходом четвертого разряда управляющего счетчика, выходы последующих разрядов которого соединены соответственно с входами сброса D-триггеров блока дешифраторов, инверсный выход переполнения управляющего счетчика соединен с входом сброса последнего D-триггера блока дешифраторов, D- и инверсные С-входы которого соединены соответственно с выходами четвертых и первых разрядов декад контролируемого счетчика, выходы блока дешифраторов соединены с входами дополнительного элемента ИЛИ, выход которого соединен с вторым входом дополнительного элемента И, третий вход которого соединен с управляющей шиной.