SU1667234A1 - Многоальтернативный аналоговый компаратор - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано при построении быстродействующих помехозащищенных систем автоматического управлени  и контрольно-измерительных систем. Целью изобретени   вл етс  повышение точности. Многоальтернативный аналоговый компаратор содержит двухвходовый аналоговый компаратор 1, элемент 2 сложени  по модулю два, посто нный запоминающий блок 3, регистр 4 временного хранени  и шину 5 внешнего сигнала. Использование в устройстве асинхронного принципа сравнени  двух аналоговых величин на основе смены состо ний на выходе двухвходового аналогового компаратора 1, обеспечивающего работу регистра 4 временного хранени , обеспечивает повышение точности. 3 ил., 2 табл.

Description

Изобретение относитс  к импульсной технике и может быть использовано при построении быстродействующих помехозащи- щенных систем автоматического управлени  и контрольно-измерительных систем

Целью изобретени   вл етс  повышение точности сравнени  за-счет асинхронного сравнени  двух аналоговых величин.

На фиг. 1 представлена структурна  схема многоальтернативного аналогового компаратора; на фиг. 2 - формы возможных сравниваемых сигналов на входе устройства; на фиг. 3 - эпюры сигналов в различных точках устройства в случае воздействи  на входе сигналов, формы которых изображены на фиг, 2,

Многоальтернативный аналоговый компаратор содержит двухвходовый аналоговый компаратор 1 (далее - компаратор) выход которого подключен к первому входу элемента 2 сложени  по модулю два (далее сумматор), к младшему адресу посто нного запоминающего блока 3 и к одному из входов данных регистра 4 временного хранени  (далее - регистр), при этом остальные выходы данных регистра 4 временного хранени  подключены к остальным адресным входам посто нного запоминающего блока 3, выход данных посто нного запоминающего блока 3 - к входам данных регистра 4 временного хранени , а шина 5 внешнего сигнала подключена к входу сброса регистра 4 временного хранени , один из выходов которого подключен к второму входу сумматора 2.

Устройство работает следующим образом .

В зависимости от смены знака разности входных исследуемых аналоговых сигналов, соответствующих изменению их уровн  друг относительно друга (X относительно Y фиг. 1), на выходе компаратора 1 вырабатываетс  переход из низкого логического состо ни  (уровень логического О или просто О) в высокое (уровень логической 1 или просто 1) или наоборот. На фиг. 2 в качестве примера изображены два сравниваемых аналоговых сигнала X и Y в выбранном

И

О

о VJ ю

CJ 4

временном интервале, а на фиг 3 эпюра а отображает выходные логические состо ни  компаратора 1 (см фиг 1) При наличии двух смен знака разности входных сигналов X и Y (фиг 2) выбранный временный интервал сравнени  делитс  на три участка или интервала, дл  которых, соответственно , справедливы три неравенства X Y, X Y, X Y На этих трех временных участках компаратор 1 при сравнении вырабатывает три логических состо ни  на своем выходе а (фиг 1 и 3) Г -X Y; О - Х Y 1 -X Y

В исходном состо нии когда регистр 4 временное о хранени  содержит логические О на своил выходах Qi - Qm а на выходе компаратора 1 действует логи1ескии О соответствующим исходному моменту от сутстви  срзвне на адресных влодах по сто нного запоминающего блока ЗА А, содержитс  адрьс АО, по которому на вы лодах б icvd j записаны логически 1 О Тлбп 1 ггрзл-агт сдаваемую плльзовэте лем таблицу прошивки посто нного запо- инанпщего блока 3 в которой пс семи nipf oar/ АО - АО занесены данный вь хода блсхч 3 Г i О - виде логически у 0 или Н,мер.лди  старшинства разр дов  д ресов и данны о тзбп 1 отображемр слевт направо Выходные логические уровни му лей ц-энжк погто нного запоминающего блок;1 3 действуют на Di От, реги стра 1 т  переписи вводных данных на выход Q; - On регистра 4 ПРИ смене зтка разности входных сравниваемых сигналов X и Y

В исходном состо нии выходы младше го разр да лунных Qi регистра 4 (эпюра в фиг 3) и компаратора 1 (эпюра а фиг 3) действующие на входы сумматора 2 по модулю два, одинаковы и имеют низкие ло гические ypoef и Из-за одинаковых воздей ствующих входных сигналов на выходе сумматора 2 действует уровень логического О (эпюра б фиг 3) который запрещает перепись входных данных регистра A DI Dm на сьои выход Qi - Qm при отсутствии смены знака разности входных сигнэ(Гв X и Y

На первом учзстке выбранного времен- иого интервала, в начальный его момент на выходе компаратора 1 одном из входов сумматора 2 и входе DI регистра 4 действует уровень логической Т d на другом плоде сумматора - уровень логическою О Неодинаковые уровни н гходэх сум матера 2 способствуют возникновению на сто выхода положительного логического rie ропзда из низюго в высокий урснеиь кото | ,и Вчмцено, i «т   вхиц V t. па 4

вызыва  перепись нового логического единичного уровн  выхода компаратора 1 с входа Di и выход Qi (эпюра в фиг 3) и уровней вы одных логических данных блока 3 пред дущего (исходною) состо ни  действующих на входах Da Dm регистра 4 на его выходы Q Qm (эпюры а - и первого временного участка соответствующего единичному уровню выхода компа0 ратора 1 эпюра а фиг 3) По вившийс  единичный уровень ча выходъ О1 регистра 4 (эпюра в фиг 3) ЙВ1ЯЮЩИИСЯ уровнем выхода нового состо ни  компаратора выравнивает логически 1 уровни на входа/ч

5 сумматора 2 и способствует по влению отрицательного перепада на ;мо в:.ходе из высокого в ни;кип уповеьо

Таким образом разногти входных сравниваемы/ сигналов X и V вызывает

) по вление на выходе сумматора 2 логиче ского импуль а длительность которого олэдываетс  из быстродействи  пере- кпючени  сумматора 2 и регистра 4 (эпюра б фиг 3) По переднему фронту этого им5 путьса осуществи етсч переключение регистра 4 то есть занесение на вь ходы От - Qm регистра А выходных дачных посто нного запоминающего блока 3 предыдущего со- то ни  которые о месте с вььодным уров0 нем состо ни  компаратора 1 образуют новый адрес б/юка 3 AI (см эпюры ж - и фиг о первою временного участка) По этом адресу Л на выходе данни Х Qi - Qm по вл етс  код 111 свидетельствующий о

5 превышении сигнала Y сигналом X (эпюры г е фиг 3 первого временного участка) Этот код на выходе посто нного запоминающего блока 3 действует до тех пор, пока не произойдет смена разности входных сигнаС лоо X и Y друг относительно друга

Така  смена происходит на втором рассматриваемом временном участке, когда Y X В этом случае происходит переключение выходного состо ни  компаратора 1

5 устройства из высо ого в низкий (эпюра а второго временною участка, соответствующего нулевому логическому уровню компаратора) переключение компа- ротора 1 вызывает аналогичный логиче0 ский импутьс на выходе сумматора 2, поскольку на одном его входе действует низкий уровень выхода компаратора 1 соответствующий „ насто щему состо нию второю временного участка а на друюм

5 входе сумматора 2 дей(тву°г един логический уровень выхода 1 регистра 4  вл ющийс  предыдущим вы сдным состо  нием компаратора 1 которое было sanoN- нено РРГИСТООМ 4 на первом временном учктк° ipouecc обр-ч i tin имчул1сз нг

выходе сумматора 2 аналогичен рассмотренному ранее,поскольку его возникновение  вл етс  неравенством состо ний выхода компаратора 1, то есть возникновением смены разности уровней входных сравнива- емых сигналов X и Y, образованный импульс на втором временном сравниваемом участке способствует формированию- на адресных входах блока 3 Ai - Am адреса Аг образованного состо нием выхода компа- ратора 1 второго временного участка и переписанным на выходы Q2 - dm регистра 4 выходного кода блока 3, соответствующего первому временному сравниваемому участку (см. эпюры ж - и фиг. 3 второго временного участка). Таким образом, по лучаемый на выходах Qi - Qm блока С код 100, соответствующий решению X Y получен на основе насто щего состо ни  вы хода компаратора 1 и его состо ний в пред- шествующие моменты (см эпюры г е второго временного участка) При новой смене разности входных сравниваемых сигналов , то есть когда X;Y образуетс  но зый переход компаратора 1 из низкого логииеск- го состо ни  в высокое, что соответствует началу третьего временного участка (см участок эпюры а фиг 3, соответствующий третьему сравниваемом у временному интервалу ). Как и в случае первого 1 второго сравниваемых интервалов, н выходе сум матора 2 образуетс  импульс способствующий по влению на адресных входа блока 3 адреса Аз, образованного аылод- ным состо нием компаратора 1 на третьем временном интервале и выходным кодом блока 3 предыдущего состо ни  По действию на адресных входах адреса Аз на выходах Qi - Qm блока 3 по вл етс  код 010, соответствующий решению X Y (см эпю- ры а - и фиг. 3, соответствующие третьему временному интервалу)

В табл. 2 указаны возможные решени  принимаемые устройством при выработке соответствующих этим решени м кодов (со- ответственно графы 2 и 3 табл. 2) на основании отрабатываемых устройством смен состо ний выхода компаратора 1 (графа 1

табл 1) при использовании семиадресного блока 3 Чем больше в сравниваемый временной интервал происходит смена знаков разности входных сигналов X и Y. тем больше данных блока 3 принимают участие в выработ j решени , тем точнее получаемый результат Таким образом, точность результата ограничиваетс  только емкостью блока 3.

Использование в устройстве асинхронного принципа сравнени  двух аналогичных величин на основе смены состо ний на выходе компаратора увеличивает точность сравнени  оп -.ываемого устройства в п раз где п - величина отношени  длительности периода к длительности импульса управл ющего тактового генератора прото- тчпа

Claims (1)

1. Формула изобретени  Многоальтернативный аналоговый компаратор , содержащий двухальтернативный аналоговый компаратор, информационные входы которого  вл ютс  входами устройства отличающийс  тем, что, с 1 елыо повышени  точности сравнени , в него введены посто нный запоминающий блок сумматор по модулю два и регистр временного хранени , при этом выход компаратора подключен к младшему разр ду адреса посто нного запоминающего блока к первому входу сумматора по модулю два и к одному их информационных влодов регистра временного хранени , причем соответствующий ему выход регистра временного хранени  подключен к второму входу сумматора по модулю два, выход которого соединен с синхровходом регистра временного хранени , вход сброса которого подключен к шине внешнего сигнала, остальные входы адреса посто нного запоминающего блока подключены к остальным выходам регистра временного хранени , а соответствующие им входы соединены с выходами посто нного запоминающего блока,  вл ющимис  выходами многоальтернативного аналогового компаратора .

   Таблица 1

   АО AI А2 Аз

   AJ Ас, А,

   Out 2

   Таблица 2

   Щиг.1