SU1587594A1 - Устройство дл регенерации динамической пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на основе элементов полупроводниковой динамической пам ти. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит блок 1 синхронизации, счетчик 2 регенерации, коммутатор 4 адреса, блок 5 пам ти, регистр 6, приоритетный шифратор 7, коммутатор 8, триггер 9. В устройстве запоминаютс  признаки внешних обращений по строчным адресам, а затем при регенерации производител  опрос строчных адресов в соответствии с этими признаками, а незадействованные строчные адреса из процесса регенерации исключаютс . 1 з.п. ф-лы, 6 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на основе элементов полупроводниковой динамической пам ти..

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена функциональна  схема устройства: на фиг, 2 - функциональна  схема преобразовател  кода адреса; на фиг. 3 - функциональна  схема блока синхронизации; на фиг. 4 - временна  диаграмма работы устройства; на фиг. 5 и 6 - временные диаграммы работы устройства в режимах внешнего обращени  и регенерации соответственно.

Устройство (фиг.1) содержит блок 1 синхронизации , счетчик 2 регенерации, адресный коммутатор 3, преобразователь 4 кода адреса, блок 5 пам ти, регистр 6, приоритетный шифратор 7, второй коммутатор 8, триггер 9, адресный вход 10, первый 11 и второй 12 адресные выходы, вход 13 запроса на регенерацию, стробирующий вход 14, выход 15 окончани  регенерации, выход 16 стробировани  и вход 17 начальной установки .

Преобразователь 4 кода адреса (фиг.2) содержит дешифратор 18, элементы И 19, элементы 20 эквивалентности, элементы

ИЛИ 21.

Блок 1 синхронизации в реализованном варианте предлагаемого устройства (фиг.З) содержит элементы ИЛИ 22 и И 23, триггеры 24 и 25, синхрогенератор 26 и регистр 27 сдвига.

На фиг. 4 обозначены; а - выход синхро- генератора 26, б - сигнал запроса на регенерацию с входа 1.1, в - сигнал стробировани  на входе 1.2, г - выход триггера 25, д-з - соответственно выходы первого - четвертого разр дов регистра 27, и - выход переноса счетчика 2 на входе 1.7, к - состо ние триггера 24.

На фиг, 5 и 6 обозначены; а - сигнал запроса на регенерацию на входе 13, б-г - первый - третий синхросигналы с блока 1, д - выход запроса шифратора 7, е - старшие разр ды строчных адресов на выходе 11, ж - младшие разр ды строчных адресов на выходе 12, з-к - соответственно первый, второй и седьмой выходы дешифратора 18 преобразовател  4, л-н - соответствующие разр ды блока 5 пам ти, о-р - соответству- . ющие разр ды регистра 6, с - выход переноса счетчика 2.

Устройство предназначено дл  адресации динамической пам ти по 128-ми строчным адресам. Счетчик 2 выполнен на основе микросхемы К555ИЕ10,коммутаторы 3,8 на К555КП11, блок 5 пам ти представл ет собой матрицу 7x16, выполненную на основе микросхем К155РУ2. Регистре выполнен на К555ТМ9, шифратор 7 - на К155ИВ1, ре- гистр 27 - на К555ИР16. Прочие узлы устройства также выполнены на основе серии

К555

Устройство работает следующим обра- зом ,

0

Синхрогенератор 26 генерирует импульсы (фиг,4а), поступающие на синхров- ход регистра 27 сдвига. Режим внешнего обращени  задаетс  уровнем О на входе 5 13 (фиг,46), Внешние строчные адреса сопровождаютс  стробирующими импульсами (фиг.4в), поступающими с входа 14 через вход 1.2 и элемент ИЛИ 22 на установку триггера 25 (фиг.4г). По состо нию 1 0 триггера 25 регистр 27 переходит из режима установки в режим сдвига и с его выходов поступают синхроимпульсы на выходы 1,4- 1,6 (фиг,4д-ж). По сигналу с четвертого раз- р да регистра 27 (фиг,4з) триггер 25 5 сбрасываетс , регистр 27 вновь переходит в режим установки, его первый разр д навлмваетс  в 1 (фиг. 4д), а прочие- в О. При этом сигнал, поступающий с выхода 1.6 на выход 16 (фиг.4ж) используетс  как сиг- 30 нал подтверждени  приема адреса.

Режим регенерации задаетс  уровнем } 1 на входе 13, По нему триггер 25 переводит регистр 27 в режим сдвига, а элемент И 23 блокирует сброс триггера 25 по сигналу с 35 четвертого разр да регистра 27, и синхроимпульсы генерируютс  непрерывно. По окончании регенерации счетчик 2 выдает сигнал переноса (фиг,4и), который своим положительным фронтом через вход 1.7 уста- 40 навливает триггер 24 (фиг.4к) и его состо ние через выход 1,3 поступает на выход 15 как сигнал окончани  регенерации. По нему запрос на выполнение регенерации .сбрасываетс , и,соответственно, сбрасыва- 45 ютс  триггеры 25 и 24, регистр 27 вновь переходит в режим установки.

При включении питани  дл  установлени  рабочего режима динамической пам ти необходимо провести до дес ти циклов ре- 50 генерации. Дл  этого осуществл етс  внешнее обращение по всем строчным адресам. Одновременно на вход 17 подаетс  сигнал начальной установки. По нему на выходах элементов ИЛИ 21 преобразовател  4 уста- 55 разливаютс  1 и они занос тс  во все

 чейки блока 5 пам ти,

По окончании начальной установки и состо нии О на входе 13 (фиг.5а) осуществл етс  внешн   загрузка пам ти, сопровождаема  генерацией синхросигналов (фиг.5б-г). Строчные адреса (фиг, 5е,ж) поступают к входу 10, который коммутатор 3 подключает к выходам 11 и 12. Младшие адреса с выхода 12 поступают на адресный вход преобразовател  4, где дешифратор 18 преобразует их в унитарный код, в котором О соответствует текущему адресу (фиг.5 з-к). Элементы И 19 складывают этот код с кодом состо ни  регистра 6 и результат через элементы ИЛИ 21 поступает на информационный вход блока 5 пам ти, в котором записываетс  по сигналу 1.5 по адресу , заданному на выходе 11 (фиг. 5л-н). Затем по сигналу 1.6 этот код заноситс  в регистр 6(фиг. 5 о-р). При этом О на выходе триггера 9 блокирует работу шифратора 7, на его выходе запроса устанавливаетс  1 и коммутатор 8 посто нно подключает выход блока 5 к информационному входу реги- стра 6.

Режим регенерации задаетс  установкой 1 на входе 13 (фиг.ба). Снимаетс  сброс со счетчика 2, коммутатор 3 подключает к выходу 11 информационный выход счетчика, а к выходу 12 - информационный выход шифратора 7. Запись в блок 5 пам ти блокируетс . Блок 1 начинает генерировать синхросигналы (фиг. 66,г). По состо нию счетчика (фиг.бе) из блока 5 выбираетс  байт признаков внешнего обращени  к па- м ти, который по сигналу 1.6 (фиг.бг) заноситс  в регистр 6 (фиг.6 о-р). Если в байте эти признаки присутствуют, то по положительному фронту сигнала 1.4 (фиг. 66) триггер 9 устанавливаетс  в О, и на выходе запроса шифратора 7 также устанавливаетс  О (фиг.6 д), на его информационном выходе формируетс  код. соответствующий первому из О в разр дах регистра 6 (фиг.бж). Сформированный код с выходов 11 и 12 поступает на регенерацию динамической пам ти и с выхода 12- на вход дешифратора 18. По совпадению уровней О на обоих входах соответствующего элемента 20 эквивалентности на его выходе устанав- ливаетс  1. На выходах прочих элементов 20 сохран етс  состо ние соответствующих разр дов регистра 6. Поскольку сигнал запроса шифратора 7 к этому моменту оказываетс  сброшенным, выходы элементов 20 через коммутатор 8 подключены к информационному входу регистра 6 и сформирован- ный код по следующему сигналу 1.6 заноситс  в регистр. Шифратор 7 формирует новый код по следующему признаку об- ращени . Процесс продолжаетс  до установки в 1 всех разр дов регистра. Поскольку код 111 формируетс  шифратором как при наличии О на последнем из его информационных входов, так и отсутствии

такового, последний из разр дов регистра 6 не задействуетс .

При установке в 1 всех разр дов регистра выход запроса шифратора 7 устанавливаетс  в 1, чем разрешаетс  модификаци  счетчика 2 сигналом 1.4 и запись в регистр следующего байта признаков из блока 5. Если в следующем байте также присутствуют признаки обращени , сигнал запроса шифратора сбрасываетс , дальнейша  модификаци  счетчика блокируетс  и коммутатор 8 вновь подключает выходы элементов 20 к информационному входу регистра 6. Если признаки внешнего обращени  отсутствуют, модификаци  счетчика продолжаетс , при этом на информационном выходе шифратора сохран етс  код 111.

После перехода счетчика 2 в состо ние 111 он вырабатывает сигнал переноса (фиг.бе), который сбрасываетс  по следующему переключению счетчика, которое произойдет после сн ти  последнего иэ О в разр дах регистра. После сброса сигнала переноса будет сброшен и сигнал запроса на регенерацию, и устройство вновь перейдет к работе в режиме внешнего обращени .

Таким образом, в устройстве устанавливаютс  признаки внешних обращений по внешним адресам и адреса регенерации впоследствии формируютс  в соответствии с этими признаками, без затрат времени на регенерацию незадействованных адресов.

Claims (2)

1. Устройство дл  регенерации динамической пам ти, содержащее блок синхронизации , счетчик регенерации, адресный коммутатор, преобразователь кода адреса, блок пам ти, регистр и приоритетный шифратор , информационный вход которого подключен к выходу регистра и информационному входу преобразовател  кода, выход запроса приоритетного шифратора подключен к входу разрешени  счета счетчика регенерации , информационный выход приоритетного шифратора подключен к первому входу первой группы информационных входов адресного коммутатора, второй вход первой группы информационных входов которого подключен к информационному выходу счетчика регенерации, входы второй группы информационных входов адресного .коммутатора  вл ютс  адресными входами устройства, первый выход адресного коммутатора подключен к адресному вхо-. ду блока пам ти и  вл етс  первым адресным выходом устройства, второй выход адресного коммутатора подключен к адресному входу преобразовател  кода адреса и  вл етс  вторым адресным выходом устройства, управл ющий вход адреснот коммутатора  вл етс  входом запроса на регенерацию устройства и подключен к входу сброса счетчика регенерации и к первому входу блока синхронизации, второй вход которого  вл етс  входом стробирова- ни  устройства, первый выход блока синхронизации  вл етс  выходом окончани  регенерации устройства, второй выход бло- .ка синхронизации подключен к входу счета счетчика регенерации, третий выход бпЬка синхронизации подключен к входу записи блока пам ти, четвертый выход блока синх- ронизации подключен к синхрозходу регистра и  вл етс  выходом подтверждэни  устройства, третий вход блока синхронизации подключен к выходу переноса счетчика регенерации, первый выход преобразовател  кода адреса подключен к информационному входу блока пам ти, отличаю щее- с   тем, что, с целью повышени  быстродействи  устройства, в него введены второй коммутатор и триггер,, выход которого подключен к входу разрешени  приоритетного шифратора, информационный вход и вход сброса, триггера объединены и подключены к входу сброса счетчика регенерации, синх- ровход триггера подключён к второму выходу блока синхронизации, выход второго коммутатора подключен к информационному входу регистра, первый информационный вход второго коммутатора подклюэн к

выходу лока пам ти, второй информационный вход вто|эого коммутатора подключен к второму выходу преобразовател  кода, управл ющий вход второго коммутаторахподключен к выходу запроса приоритетного шифратора, управл ющий вход преобразовател  кода  вл етс  входом начальной установки устройства, вход разрешени  записи блока пам ти подключен к первому

входу блока синхронизации.

2. Устройство по П.1, о т л и ч а ю щ е е- с   тем, что преобразователь кода адреса содержит дешифратор, злементыИ, злемен- ты эквивалентности и злементы ИЛИ, выходы которых  вл ютс  первым выходом преобразовател , первые входы злементов ИЛИ объединены и  вл ютс  управл ющим входом преобразовател , вторые входы зле- ментов ИЛИ подключены к выходам соответствующих элементов И, первые входы которых подключены к первым входам соот- ветствующ их элементов эквивалентности и к соответствующим выходам дешифратора, вторыэ входы элементов И подключены к

вторым входам соответствующих злементов эквивалентности и  вл ютс  информационным входом преобразовател , входы дешифратора  вл ютс  адресным входом преобразоватал , выходы злементов зквивалентности  вл ютс  вторым выходом преобразовател .

Фиг.З

а ЯПЛЛЛЛПЛЛЯЛЛШШЛГЛЛЛЛПП

ФигЛ