SU1442995A1

SU1442995A1 - Контроллер динамического оперативного запоминающего устройства

Info

Publication number: SU1442995A1
Application number: SU874218702A
Authority: SU
Inventors: Аркадий Георгиевич Мовсесян
Original assignee: Предприятие П/Я А-7390
Priority date: 1987-04-01
Filing date: 1987-04-01
Publication date: 1988-12-07

Abstract

Изобретение относитс к вычислительной технике, а именно к микропроцессорным устройствам с динамическим ОЗУ. Цель изобретени - расширение функциональных возможностей за счет использовани контроллера в ждущем режиме. Контроллер содержит первый, второй и третий элементы ИЛИ-НЕ, дешифратор управл ющих сигналов , триггер обращени (регенерации, элемент ИЛИ, одновибратор, три эле мента НЕ, счетчик адресов регенерации , коммутатор адреса. Новым в контроллере вл етс введение второго и третьего элементов ИЛИ и элемента И. Контроллер ре пизует обра- ;щени к ОЗУ в режимах чтени и записи и периодической регенерации информации ОЗУ. При этом рёгеиераци обеспечиваетс в обычном режиме выполнени программы, состо ни х ОЖИДАНИЕ и ОСТАНОВ микропроцессорного устройства и состо нии блокировки обращений к ОЗУ. Период регенерации, в котором количество циклов регенерации равно количеству обращений к ОЗУ, зависит от конкретной программа. Частота регенерации снижаетс более чем на пор док, значительно уменьша мощность, затрачиваемую на регенерацию . 2 ил. с (Л

Description

ND

;о со сд

Изобретение относитс к вычислительной технике, а именно к микропроцессорным устройствам с динамическим ОЗУ,

Цель изобретени - расширение функциональных возможностей за счет использовани контроллера в ждущем режиме

На фиг,1 приведена функциональна схема контроллера динамического ОЗУ; на фиг,2 - временна диаграмма работы контроллера.

Контроллер (фигЛ) содержит первый If второй 2 и третий 3 элементы ВДИ-НЕ, первый 4, второй 5 и третий 6 элементы ИЛИ, триггер 7 обращени регенерации, одновибратор 8, первый 9, второй 0 и третий П элементы НЕ счетчик 12 адресов регенерациИу комм татор 13 адреса, дешифратор 14 упрал ющих сигналов, элемент И 15«

Контроллер предназначен дл реализации обращений к ОЗУ в режимах чтени и записи и периодической регенерации информдции ОЗУо При этом регенераци обеспечиваетс в обычно;м режиме выполнени программы и в состо ни х Оэ ;идание и Останов процессорного устройства

Рассмотрим работу контроллера в основном режиме - выполнение программы , характеризующемс отсутствием сигналов Ожидание и Блокировкг. (фиг,2), До поступлени сигнала Чте ние или Запись на входе сброса триггера 7 - низкий уровень,, вследствие чего на входе записи счетчика 12- высокий уровеньJ разрешающий ,ро вание счетчика при условии поступле- НИН на синхровход счетчика 12 тактового сигнала Ф2„ На первый управл ющий вход коммутатора 13 поступает низкий уровень с пр мого выхода три; гера 7, поэтому адрес прсдадущей регенерированной строки i-i-1 будет поступать через коммутатор ,13 не выходы разр дов адреса АО...А6 ОЗУ устройства. Одновременно высокий уровень с инверсного выхода триггера 7j поступа на третий управл ющими вход десшфратора 14 и на вход зле-- мента ИЛИ-НЕ 3, запрещает формкрсва- ние дешифратором 14 сигналов строба адреса столбцов CAS и разрешени записи WE.

С поступлениен сигнала Чтений или Зага-1сь тактовый сигнал Ф2 че-S

g

5 0

0

5 0 -S 0 5

рез элемент И 15 поступает на синхровход счетчика 12, в результате чего счетчик переключаетс и на информационных входах третьей группы коммутатора 13 по вл етс адрес следующей , ()-й строки, подлежащей регенерации . Поскольку тактовый сигнал Ф2 одновременно поступает на синхровход триггера 7, последний переключаетс , вследствие чего:

на первый управл ющий вход коммутатора 13 поступает высокий уровеньj тем самым запреща прохождение на группу выходов коммутатора 13 адреса следующей регенерируемой строки и разреша прохождение на группу выходов коммутатора 13 мл.адших (АО,..А6) или старших (А7,,,А13) разр дов адреса ОЗУ, поступающих соответственно на первую и вторую группы входов коммутатора 13;

запускаетс одновибратор 8, на выходе которого по вл етс положительный импульс, после его инверсии на торой управл ющий вход ;;оммут тор : 3 поступает отрицательньгй jiM,,b(. ri результате чего на выход ком г/та- тора 13 проход т разр ды адреса АО,,,А6 от микропроцессорного устройства (фиг,2, М - младшие разр ды);

на вход записи счетчика 12 через- элемент НЕ 10 отрицательный уровеньJ посредством которого текущее состо ние группы выходов счетчика 2,, т,е, адрес строки i+2j зaпo mнaeтc в счетчике 12;

на третий управ.п гоший вход п,ев; ог- ратора 14 поступает разреша Г ;; отрицательный уровень,

на первый вход элемента ИЛИ-НЕ 3 поступает отрицательный уровень.

По окончании действи выходтог: сигнала одновибрато э S сигн - с ,- ба адреса строк (RAS) поступай г Нй одноименный вход ОЗУ„ После зглзрк- ки на элементе НЕ 11 на второй управ- л юший вход коммутатора 13 поступает положитёль гый уровень, в ре;лу, 1Ь гате чего на выход ко -1му атора 13 прохг д т разр ды А7,., от микропроцег; сорного устройства (фиг,2, С стар - шие разр ды),

По окончании действи сигнала Ф2 на первой группе выходов дешифратора 14 по вл етс один из сигналов стро- За адреса столбцов СЛЗ О . t.. в зависимости от значени разр до ч

31

адреса А14 и А15 микропроцессорного устройства. На этом заканчиваетс обращение к ОЗУ в режиме чтени .

Если обращение к ОЗУ происходит в режиме записи, то на первый вход дешифратора 14 поступает отрицательный уровень, поэтому по окончании действи сигнала Ф2 на второй групп выходов дешифратора 14 по вл етс один из сигналов разрешени записи WEO,..WE3 в зависимости от значени А14 и А15. Вместе с ранее сформироони

ванными сигналами RAS и CAS обеспечивают поступление к соответствующим входам ОЗУ всей номенклатуры управл ющих сигналов в режиме записи.

Передним фронтом следующего сигнала Ф2 триггер 7 вновь переключаетс , и на его выходе восстанавливаетс низкий уровень, в результате чего:

на первьй управл ющий вход комму

В отличие от данных, наход щихс в ОЗУ, управл юща программа микропро цессорного устройства обычно распо- 20 лагаетс в ПЗУ. При обращении к ПЗУ дл выборки команды микропроцессорное устройство вырабатывает сигнал Блокировка, запрещак ций обращение к ОЗУ блокировкой сигнала Чтение

татора 13 поступает низкий уровень, 25 Запись. В представленном конт- вследствие чего на его выход проходит адрес регенерируемой строки i-i-2, находившейс на выходах счетчика 12; благодар задержке на элементе НЕ 10, переключени счетчика 12 на адрес следующей регенерируемой строки i+3 не будет;

на третий управл ющий вход дешифратора 14 и первый вход элемента ИЛИ- НЕ 3 поступает высокий уровень, тем блокиру формирование сигналов

роллере регенераци ОЗУ при блокировке обращений к нему также блокирована

30 Форму л а изобретени

Контроллер динамического оперативного запоминающего устройства, содержащий три элемента ИЛИ-НЕ, дешифра35 тор управл юшцх сигналов, триггер

обращени регенерации, первый элемент ИЛИ, одновибратор, три элемента НЕ, счетчик адресов регенерации и коммутатор адреса, информационные входы

CAS и WE, не нужных в циклах регенерации .

Этот же передний фронт сигнала Ф2 запускает одновибратор 8, вследствие чего на соответствующий выход поступает сигнал RAS, нeoбJ coдимьш как при обращени х к ОЗУ, так и при его .регенерации .

Следующий цикл регенерации в описываемом режиме вьтолнени программы происходит идентично после -следующег обращени к ОЗУ дл чтени или запис

Регенераци ОЗУ с тактовой частотой микропроцессорного устройства в контроллере осуществл етс в состо ни х Ожидание и Останов, характерных наличием сигнала Ожидание. Б этом случае (фиг. 1 и 2) сигнал Ф2 присутствует на выходе элемента И 15 все врем , пока сигнал Ожидание имеет высокий уровень. Поэтому по каждому переднему фронту Ф2 группа выходов счетчика 12 получает приращение на единицу, а одновибратор

8 формирует сигнал RAS, Триггер 7 находитс в состо нии блокировки обращени и разрешени регенерации, соответствующем низкому уровню на первом выходе триггера 7.

Состо ние Ожидание микропроцес сорг.ого устройства в отличие от сос- то -гл:- ;-; Останов марактеризуетс отсутствием сн ти сигнала Чтение Ш1И Запись. Благ одар св зи элемента ИЛИ 6 с сигналом Ожидание .в контроллере даклы регенерации происход т без помех.

В отличие от данных, наход щихс в ОЗУ, управл юща программа микропроцессорного устройства обычно распо- 20 лагаетс в ПЗУ. При обращении к ПЗУ дл выборки команды микропроцессорное устройство вырабатывает сигнал Блокировка, запрещак ций обращение к ОЗУ блокировкой сигнала Чтение

25 Запись. В представленном конт-

Запись. В представленном конт-

Форму л а изобретени

Контроллер динамического оперативного запоминающего устройства, содержащий три элемента ИЛИ-НЕ, дешифратор управл юшцх сигналов, триггер

первой и второй групп которого соединены с входами первой и второй групп разр. дов адреска контроллера соответственно, вход Ч гение которого соединен . с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, второй вход котор ого соединен с выходом второго элемента ИЛИ-НЕ и входом первого элемента НЕ,

выход которого соединен с первым

управл юшим входом дешифратора управл ющих сигналов, второй управл ющий вход которого соединен с.выходом третьего элемента ИЛИ-НЕ, первьй

ход которого соединен с третьим

правл ющим входом дешифратора управ ющих сигналов, с инверсным выходом информационным входом триггера обащени регенерации, пр мой выход

которого соединен с первым управл ющим входом коммутатора адреса и входом второго элемента НЕ, информационные входы третьей и четвертой групп которого соединены с информационными входами и выходами счетчика адресов регенеращт, вход записи которого соединен с выходом второго элемента НЕ, входы третьей группы разр дов адреса контроллера соединены с первым и вторым информационными входами дешифратора управл ющих сигналов, выходы первой и второй групп которого соединены соответ- ственно с выходами сигнала строба адреса столбцов и сигнала разрешени записи контроллера, выход сигнала строба адреса строк которого соединен с выходом одновибратора и входом третьего элемента НЕ, выход которого соединен с вторым управл ющим входом коммутатора адреса, выход которого соединен с выходом разр дов адреса ОЗУ контроллера, вход Запись кото- рого соединен с первым входом второго элемента- ИЛИ-НЕ, отличающий с тем, что, с целью расширени функциональных возможностей за счет использовани контроллера в ждущем режиме, в него введены второй и третий элементы ИЛИ и элемент И, причем первый вход второго элемен- та ИЛИ соединен с входом Блокировка контроллера, вход Ожидание которого соединен с вторым входом второго элемента ИЛИ и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента и входом сброса триггера обращени регенерации, синхровход которого соединен со счетным входом счетчика адресов регенерации, входом одновибратора , четвертым управл ющим входом дешифратора управл ющих сигналов , вторым входом третьего элемента ИЛИ-НЕ и выходом элемента И, первый и второй входы которого соединены соответственно с выходом третьего элемента ИЛИ и тактовым входом контроллера, выход второго элемента ИЛИ соединен с вторыми входами перБ-- го и второго элементов ИЛИ-НЕ,

«а

f

§ Ж:

«ts

R

S

f&

.

9U.Z.1

Claims

Контроллер динамического оперативного запоминающего устройства, содержащий три элемента ИЛИ-HE, дешифра35 тор управляющих сигналов, триггер обращения регенерации, первый элемент ИЛИ, одновибратор, три элемента НЕ, счетчик адресов регенерации и коммутатор адреса, информационные входы

40 первой и второй групп которого соединены с входами первой и второй групп разрядов адреса контроллера соответственно, вход Чтение которого соединен .с первым входом пер45 вого элемента ИЛИ-HE, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ-HE и входом первого элемента НЕ, 50 выход которого соединен с первым управляющим входом дешифратора управляющих сигналов, второй управляющий вход которого соединен с.выходом третьего элемента ИЛИ-HE, первый 55 вход которого соединен с третьим управляющим входом дешифратора управляющих сигналов, с инверсным выходом и информационным входом триггера обращения регенерации, прямой выход которого соединен с первым управляющим входом коммутатора адреса и входом второго элемента НЕ, информационные входы третьей и четвертой групп которого соединены с информационными входами и выходами счетчика адресов регенерации, вход записи ^Jкоторого соединен с выходом второго элемента НЕ, входы третьей группы разрядов адреса контроллера соединены с первым и вторым информационными входами дешифратора управляющих сигналов, выходы первой и второй групп которого соединены соответственно с выходами сигнала строба адреса столбцов и сигнала разрешения записи контроллера, выход сигнала строба адреса строк которого соединен с выходом одновибратора и входом третьего элемента НЕ, выход которого соединен с вторым управляющим входом коммутатора адреса, выход которого соединен с выходом разрядов адреса ОЗУ контроллера, вход ’'Запись которого соединен с первым входом второго элемента' ИЛИ-HE, отличаю1442995 щ и й с. я тем, что, с целью расширения функциональных возможностей

О за счет использования контроллера

5 в ждущем режиме, в него введены второй и третий элементы ИЛИ и элемент И, причем первый вход второго элемен° та ИЛИ соединен с входом Блокировка контроллера, вход Ожидание которо10 го соединен с вторым входом второго элемента ИЛИ и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ и входом сброса триггера обраще15 ния регенерации, синхровход которого соединен со счетным входом счетчика адресов регенерации, входом одновибратора, четвертым управляющим входом дешифратора управляющих сиг20 налов, ^вторым входом третьего элемента ИЛИ-HE и выходом элемента И, первый и второй входы которого соединены соответственно с выходом третьего элемента ИЛИ и тактовым входом контроллера, выход второго элемента ИЛИ соединен с вторыми входами первого и второго элементов ИЛИ-HE,