SU1140112A1 - Суммирующее устройство с контролем - Google Patents

Abstract

СУММИРУЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ, содержащее сумматор, регистр , блок коррекции, блок пам ти и первый элемент И, причем информационный вход устройства подключен к первому информационному входу сумматора , выход которого св зан с входом регистра, выходы регистра соединены с соответствующими информационными входами блока коррекции, выход которого подключен к информационному входу блока пам ти, выходы блока пам ти св заны с первым входом первого элемента И, второй вход которого соединен с первым управл ющим входом сумматора и входом разрешени  суммировани  устройства, отличающеес  тем, что, с целью повьппени  достоверности результатов вычислений , в него введены второй и третий элементы И и элементы И.ПИ, причем первый вход второго элемента- И св зан с синхронизирующим входом устройства , второй вход второго элемента И соединен с выходом сумматора, первый вход третьего элемента И подключен к входу разрешени  контрол  устройства. второй вход третьего элемента И св зан с выходом блока коррекции, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход элемента ИЛИ св зан с вторым управл ющим входом сумматора , ВЫХ.ОД второго элемента И  вл етс  выходом устройства, выход переноса соединен с вторым входом блока коррекции, выход переноса блока 1соррекции св зан с вторым информационным входом сумматора, блок коррекции содержит элемент 3 И-ИЛИ, два триггера, элемент И и двоичный сумматор , причем первый и второй входы , liepBoro элемента И элемента 3 И-ИЛИ сое (Л динены с соответствующими выходами реС гистра, первый и второй входы второго элемента И элемента 3 И-ИЛИ св заны соответственно с вторым входом первого элемента И элемента ЗИ-ИЛИ и соответствующим выходом регистра, первый и второй входы третьего элемента И элемента ЗИ-ИЛИ подключены к выходу переноса сумматора устройства , выход элемента ЗИ-ИЛИ подключен к р -входу первого триггера, выход которого соединен с первым входом элемента И, второй вход которого  вл етс  входом корректирующего кода, первый вход двоичного сумматора св зан с соответствующим выходом регистра , а второй вход подключен к выходу элемента И, вход переноса двоичного сумматора соединен с выходом второго триггер;.. В -вход которого св зан с первьп-: ЬЬЕХОДОМ двоичного сумматора, второй выход которого  вл етс  выходом суммы блока коррекции, выход пер

Description

вого носа триггера  вл етс  выходом пере- триггеров  вл ютс  входами синхрониблока коррекции, R и С -входы зации блока коррекции. 1140)12

Изобретение относитс  к вычислительной технике, в частности к электронным клавишньм вычислительным машинам, и может быть/испоЛьзовано в регистраторах и концентраторах инфор мации, работающих с числами в двоично-дес тичной системе счислени . Известно арифметическое устройство , содержащее сумматор, регистр кор рекции, схему коррекции, многоразрадный регистр, триггер управлени , схемы И и ШЩ и управл юище цепи ll Недостатком указанного устройства  вл етс  наличие достаточно большого количества функциональных узлов. Наиболее близким к предлагаемому  вл етс  арифметическое устройство, содержащее регистр результата из h тетрад, сумматор, блок коррекции и злемент И, причем один вход устройст ва черев сумматор, первую тетраду регистра, блок коррекции и регистр результата св зан с первьм входом элемента И, подключенный к второму входу сумматора, второй вход элемента И св зан с вторым входом устройства . При выполнении арифметических операций на входы сумматора последовательно поступают тетрады операндов начина  с младшей, с выхода сумматора не корректированна  сумма через регистр поступает на вход блока коррекции , где корректируетс , а затем записьгааетс  в регистр результата, выполн ющего роль запоминающего устройства . При отсутствии входной информации хранение записанной информации осуществл етс  за счет циркул ции информации с выхода регистра результата через злемент И на вход сумматора 2. Недостатком устройства  вл етс  TO, что информаци , поступающа  на вход, не подвергаетс  контролю, что может привести к недостоверности получаемых результатов вычислений. Цель изобретени  - повышение достоверности результатов вычислений путем введени  операции контрол  операндов. Поставленна  цель достигаетс  тем, что в суммирующее устройство с контролем, содержащее сумматор, регистр , блок коррекции, блок пам ти и первый элемент И, причем информационный вход устройства подключен к первому информационному входу сумматора , выход которого св зан с входом регистра, выходы регистра соединены с соответствующими информационными входами блока коррекции, выход которого подключен к информационному входу блока пам ти, выходы блока пам ти св заны с первым входом первого элемента И, второй вход которого соединен с первьм управл ющим входом сз мматора и входом разрешени  суммировани  устройства, введены второй и третий элементы И и элемент ИЛИ, причем первый вход второго элемента И св зан синхронизирующим входом .устройства, второй вход второго элемента И соединен с выходом сумматора, первый вход третьего элемента И подключен к входу разрешени  контрол  устройства, второй вход третьего элемента И св зан с вькрдом блока коррекции, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход, элемента ИЛИ св зан е вторым управл ющим входом сумматора , выход второго элемента И  вл етс  выходом устройства, выход переноса сумматора соединен с вторым входом блока коррекции, выход переноса блока коррекции св зан с вторым информационным входом сумматора, блок коррекции содержит элемент ЗИ-ИЛИ, два триггера, элемент И и двоичньй сумматор, причем первый и Второй входы первого элемента И элемента ЗИ-ИПИ соединены с соответствующими выходами регистра, первьй и второй входы второго элемента И элемента ЗИ-ИЛИ св заны соответст31 венно с вторым входом первого элемента И элемента ЗИ-ИЛИ и соответств ющим выходом регистра, первый и второй входы третьего элемента И элемента ЗИ-ИЛИ подключены к выходу переноса сумматора устройства, выход элемента ЗИ-ИЛИ подключен к D -входу первого триггера, выход которого соединен с первым входом элемента И, второй вход которого  вл етс  входом корректирующего кода, первый вхо двоичного сумматора св зан с соответ ствующим выходом регистра, а второй вход подключен к выходу элемента И, вход переноса двоичного сумматора со единен с выходом второго триггера, D-ВХОД которого св зан с первым выходом двоичного сумматора, второй выход которого  вл етс  выходом суммы блока коррекции, выход первого триггера  вл етс  выходом переноса блока коррекции, R и С-входы триггеров  вл ютс  входами синхронизации блока коррекции. На фиг.1 представлена структурна  схема суммирующего устройства-, на фиг.2 - функциональна  схема сумматора j на фиг.З - функциональна  схема блока коррекции; на фиг.4 - временные диаграммы сигналов синхронизации . Устройство содержит сумматор 1 ,регистр 2,блок 3 коррекции,блок 4 пам ти элементы И 5-7, элемент ИЛИ 8, входы 9-13 устройства и выход 14 устройства . Первый вход сумматора 1 св зан с первьмВХОДОМ 9 устройства, второй вход - через элемент ИЛИ 8 и элементы . И 5 и 7 - с вторым 10 и четвертым 12 входами устройства. Выход суммато ра 1 через регистр 2, блок 3 коррекции , блок 4 пам ти св зан с входом элемента И 5. Кроме этого, выход бло ка коррекции подключен к одному вход элемента И 7, что позвол ет подавать на второй вход сумматора 1 откорректированную тетраду при разрешающем i сигнале на входе 12 в режиме контрол  операндов. На вход 9 устройства поступает в последовательном виде информаци  дл  ее контрол  или дл  суммировани . На вход 10 подаетс  разрешающий сигнал при суммировании операндов, которьй обеспечивает подключение к второму входу сумматора выхода блока пам ти, в котором может хранитьс  12. 4 или операнд, или результат предьиущего суммировани . На вход 11 поступает стробирующий сигнал, соответствующий по времени моменту , следующему за обработкой старшего разр да операнда (). На вход 13 поступает сигнал, разрешающий запись информации в ЗУ от блока коррекции. На вькоде 14 в режиме контрол  операндов возникает сигнал в случае обнаружени  ошибки. Сумматор 1, регистр 2 и блок 3 .коррекции осуществл ют суммирование поступающих операндов по закону двоично-дес тичной арифметики. Сумматор 1 содержит двоичный сумматор 15, триггер 16 двоичного переноса,элемент ИЛИ 17 и элемент И 18. Сигналы Т1, Т2, Т2 - импульсы синхронизации, сигнал ПД - сигнал межтетрадного (дес тичного) переноса А1 , Б1, Р1 - соответственно входы первого, второго операнда и переноса 5р.- сумма некорректировани , Рц - сигнал двоичного переноса. В режиме контрол  сигналом низкого уровн  с входа 10 устройства в сумматоре 1 блокируетс  дес тичный перенос ПД. Блок коррекции состоит из элемента ЗИ-ИЛИ 19, D -триггера 20, элемента И 21, двоичного сумматора 22 и триггера 23. На вход элемента 19 поступают сигналы с регистра 2 (Р 2...Р 4) и сигнал Рц с,сумматора 1. На выходе элемента 19 формируетс  признак дес тичного переноса в случае , когда некорректированна  сумма S 9 или сигнал двоичного переноса Р„ возник в результате сложени  старших бит тетрады. Признак дес тичного переноса запоминаетс , на триггере 20, сигнал с которого разрешает прохождение тсорректирующего кода Т (0110) через элемент 21 на второй вход сумматора Б2, на первый вход сумматора А2 поступает последовательно бит за битом некорректированна  тетрада. - си1- нал Р(, 1. Двоичный сумматор складывает А2+ +Б2 5 , е учетом возникающих межбитных переносов Р2. Сигналом Т2 происходит установка в исходное состо ние триггера 16 сумматора 1 сигналом Т2 - триггера 23 блока коррекции. Временные диаграммы сигналов син хронизации приведены на фиг.4, где Ь, 1 fc4 - моменты времени обработки 1-4-й бит тетрады, Д ,... , моменты времени обработки дес тичны разр дов числа, причем Л - момент обработки контрольного разр да операнда; Д ,. .. ,Д - моменты обработк разр дов операнда, - момент вр мени анализа результатов сложени  тетрад контролируемого операнда. Формат операнда, проход щего кон троль, имеет вид п ,.п-1,,, . ,2Кр, т. имеет п+1 разр дов, где , ti - максимальное количество дес тичных разр дов обрабатываемых чисел) Кр - ко трольньй разр д числа, в котором за писываетс  дополнение суммы цифр чи ла до числа кратного 10, т.е. Кр 10-1 (где .1- младший разр д суммы числа). Если сумма цифр числа кратна 10, ., Контрольный разр д Кр не используетс  в, операци х сложени -вычитани , т.е. содержимое Кр не искажает получейных результатов, В исходном положении состо ние элементов безразличное. Суммирующее устройство имеет п т режимов работы, которые определ ютс состо нием сигналов на входах 9-13. В таблице приведены п ть режимов в зависимости от наличи  сигналов на входах, где - .- отсутствие сигнал + - наличие. ГашениеКонтроль-IЯапись числа+ Хранение .Сложение+ Устройство работает следующим образом . При подаче питани  и отсутствии сигналов на входах 9, 10 и 12 и наличии сигнала на входе 13 (режим, гашени ) за счет внутренней синхронизации (не показана) нулева  информаци , формируема  на выходе сумматора 1, перемещаетс  через регистр 2 и блок 3 коррекции в блок 4 пам ти, очища  его от случайной информации, записанной в момент включени  питани . Дл  контрол  числа (операнда) необходимо подать разрешающий сигнал на вход 12, а сам операнд - на вход 9 (режим контрол ). В этом режиме на первый вход сумматора с входа 9 устройства в момент Др поступает младша  тетрада первого операнда, а на второй вход сумматора поступают нули с блока 3 коррекции через открытый элемент И7 и элемент ИЛИ 8. Результат сложени  первой тетрады с нул ми с выхода сумматора 1 записываетс  в регистр 2. В следующий момент времени Д на вход сумматора 1 поступает втора  тетрада первого операнда, а на второй вход сумматора одновременно пог ступает с блока 3 коррекции результат сложени  первой тетрады с нул ми, т.е. перва  тетрада. На сумматоре 1 вьшолн етс  сложение первой тетрады со второй и результат сложени  записываетс  в регистр 2, В следующий момент времени Ц на сумматоре аналогично произойдет сложение третьей тетрады с откорректированной суммой первой и второй тетрад и результат запишетс  в регистр 2. В этом режиме сигнал с входа 10 блокирует дес тичный перенос нд элементе И 18. При поступлении на вход.сумматора 1 с входа 9 устройства старшей тетрады первого операнда в момент Д произойдет ее сложение с суммой предьдущих тетрад и результат также запишетс  в регистр 2. В младшей тетраде контролируемого операнда,  вл ющейс  контрольным разр дом было записано дополнение суммы разр дов числа до дес ти. Поэтому, если результат сложени  старшей тетрады с суммой предьщущих тетрад будет кратен дес ти, на выходе 14 устройства сигнал ошибки будет отсутствовать так как в этом случае в момент ДJ +15„ 0. Если результат сложени  старшей тетрады с суммой предыдущих тетрад контролиуемого числа (операнда ) не кратен дес ти, то на выхо де Н в момент Дг,+ 1 сформируетс  сигнал ошибки, указывающий на необходимость повторени  ввода и контрол  числа. При достоверности первого операн да арифметическое устройство может перейти в режим записи. В режиме записи проконтролирован ного числа (управл ю1цие сигналы на входах 10 и 12 отсутствуют) число (безконтрольного разр да Д) подаетс  на вход сумматора 1 с входа 9 устройства и последовательно начина  с первого через регистр 2 и блок 3 коррекции записываетс  в блок 4 пам ти . На другой вход сумматора в это режиме информаци  не поступает, i После записи последней (старшей) тетрады числа устройство может перей ти в режим хранени  или режим сложени  операндов. В режиме хранени  (управл ющий сигнал присутствует на входах 10 и 13) младша  тетрада записанного в блоке 4 пам ти операнда в момент Д поступает через открытый элемент И 5 и ИЛИ 8 на вход сумматора 1 и далее записьшаетс  в регистр 2. В следующий момент времени Д, втора  тетрада аналогичным образом записываетс  в регистр 2, а перва  тетрада, пройд  через блок 3 коррекции, вновь записываетс  в блок 4 пам ти. В этом режиме происходит циркул ци  информа ции с выхода блока 5 пам ти на его

ft оЫ

tArJ

1Q в«1ГТ

/3 о- вход через элементы И 5 и ИЛИ 8, сумматор 1, регистр 2 и блок 3 коррекции . В режиме сложени  дв5ос операндов управл ющие сигналы присутствуют на входах 9, 10 и 13. Операции сложени  должны предшествовать операции контрол  операндов, подлежащих сложению . Но сложение может осущест-г ; вл тьс  в суммирующем устройстве и без контрол . Ив том, и в другом случае процесс сложени  происходит следующим образом. В момент времени Д, когда через открытый элемент И 5, элемент ИЖ 8 на вход сумматора поступает перва  тетрада первого операнда, записанного ранее, в блоке 4 пам ти на первый вход сумматора 1 входа 9 устройства поступает младший разр д (перва  тетрада) второго операнда. На сумматоре выполн етс  побитно сложение . К началу второй тетрады в ре -v гистре 2 записана некорректированна  сумма младших разр дов. На сумматоре 1 в момент 2 начинаетс  сложение вторых разр дов, а сумма младших разр дов, проход  через блок 3 коррекции, на котором при необходимости корректируетс , записываетс  в блок 4 пам ти и т.д. После суммировани  старших разр дов операндов устройство переходит в режим хранени . Таким образом, повьпнг етс  достоерность получаемого результата и асшир ютс  функциональные возможости устройства.

А1

61 Pi

/5

J)

Т1 Т2

16

10

о

Фиг: 2

CM

L

5 См

tJV

U

Cvj

s

CV4

«:

(QtfO)i

to

Ci

CM

f CJ

и

«4

a

i

.

Р5|

Claims (1)

1. СУММИРУЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ, содержащее сумматор, регистр, блок коррекции, блок памяти и первый элемент И, причем информационный вход устройства подключен к первому информационному входу сумматора, выход которого связан с входом регистра, выходы регистра соединены с соответствующими информационными входами блока коррекции, выход которого подключен к информационному входу блока памяти, выходы блока памяти связаны с первым входом первого элемента И, второй вход которого соединен с первым управляющим входом сумматора и входом разрешения суммирования устройства, отличающееся тем, что, с целью повышения достоверности результатов вычислений, в него введены второй и третий элементы И и элементы ИЛИ, причем первый вход второго элемента- И связан с синхронизирующим входом устройства, второй вход второго элемента И соединен с выходом сумматора, первый вход третьего элемента И подключен к входу разрешения контроля устройства, второй вход третьего элемента И связан с выходом блока коррекции, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен С выходом первого элемента И, выход элемента ИЛИ свя зан с вторым управляющим входом сумматора, выход второго элемента И является выходом устройства, выход переноса соединен с вторым входом блока коррекции, выход переноса блока Коррекции связан с вторым информаци онным входом сумматора, блок коррек ции содержит элемент 3 И-ИЛИ, два ^триггера, элемент И и двоичный сумматор, причем первый и второй входы ₍ первого элемента И элемента 3 И-ИЛИ соединены с соответствующими выходами регистра, первый и второй входы второго элемента И элемента 3 И-ИЛИ связаны соответственно с вторым входом первого элемента И элемента ЗИ-ИЛИ и соответствующим выходом регистра, первый и второй входы третьего элемента И элемента ЗИ-ИЛИ подключены к выходу переноса сумматора устройства, выход элемента ЗИ-ИЛИ подключен к I) -входу первого триггера, выход которого соединен с первым входом элемента И, второй вход которого является входом корректирующего кода, первый вход двоичного сумматора свя зан с соответствующим выходом регистра, а второй вход подключен к выходу элемента И, вход переноса двоичного сумматора соединен с выходом второго тригге;: .· Л -вход которого связан с первым выходом двоичного сумматора, второй выход которого является выхо дом суммы блока коррекции, выход пер1140112 вого триггера является выходом пере- триггеров являются входами синхрониноса блока коррекции, R и С -входы зации блока коррекции.