SU1310904A1 - Устройство дл контрол блоков пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено дл  контрол  блоков посто нной пам ти в динамическом режиме на рабочей частоте, в том числе дл  контрол  адресных цепей. Целью изобретени   вл етс  повышение достоверности контрол . Устройство содержит генератор 1 тактовых импульсов, счетчик 3 адреса, формирователь 4 импульсов считывани , блок 6 контрол  четности, триггеры 7, 12 и 17, формирователь 8 контрольного кода, блоки 9 и 20 сравнени , блок 10 задани  эталонов, блок 13 индикации, элемент ИЛИ 16, счетчик 18 импульсов, дешифратор 19, формирователь 21 импульсов сброса , формирователь 22 управл ющих импульсов и два элемента И 2 и II. Дл  каждого провер емого блока посто нной пам ти определ етс  (на этапе записи информации в него) и устанавливаетс  в блоке 10 задани  эталонов эталонный код. Считанна  информаци  контролируетс  по четности блоком 6 контрол  четности, а контрольный разр д из блока посто нной пам ти поступает на вход формировател  8, который формирует контрольный код дл  считанной информации, который сравниваетс  с эталонным в блоке 9. В случае неравенства этих кодов фиксируетс  неисправность в адресной части, затем определ етс  неисправный разр д адреса, дл  чего с помош.ью триггера 17, счетчика 18 и дешифратора 19 провер етс  каждый разр д адреса. Результат контрол  индицируетс  блоком 13. 3 ил. (Л

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  блоков посто нной пам ти в динамическом режиме на рабочей частоте.

Целью изобретени   вл етс  повышение достоверности контрол .

На фиг. 1 приведена функциональна  схема предлагаемого устройства; на фиг. 2 - временные диаграммы, по сн ющие работу устройства; на фиг. 3 - функциональна  схема формировател  контрольного кода.

Устройство содержит (фиг. 1) генератор 1 тактовых импульсов, первый элемент И 2, счетчик 3 адреса, формирователь 4 импульсов считывани . На фиг. 1 изображен провер емый блок 5 посто нной пам ти.

Устройство содержит также блок 6 контрол  четности, первый триггер 7, формирователь 8 контрольного кода, первый блок 9 сравнени , блок 10 задани  эталонов, второй элемент И 11, второй триггер 12, блок 13 индикации. На фиг. 1 обозначены вход 14 запуска и тактовый вход 15 устройства.

Устройство содержит также элемент ИЛИ 16, третий триггер 17, счетчик 18 импульсов , дешифратор 19, второй блок 20 сравнени , формирователь 21 импульсов сброса и формирователь 22 управл юш.их импульсов.

На фиг. 2 показаны импyльcьJ 23 на выходе элемента И 2, импульсы 24 - на выходе счетчика 3, импульсы 25 считывани  - на выходе формировател  4, импульсы 26 - на выходе формировател  22, импульсы 27 - на выходе блока 9 сравнени , импульсы 28 - на выходе формировател  21.

Формирователь 8 контрольного кода содержит (фиг. 3) регистр 30 сдвига с выходами 31, сумматор 32 по модулю два. На фиг. 3 обозначены управл юш,ий 33 и информационный 34 входы формировател  8. Седьмой дев тый, двенадцатый и шестнадцатый выходные разр ды регистра 30 соединены с входами сумматора 32.

Устройство работает следуюш,им образом .

Производитс  начальный сброс устройства (цепи начального сброса не показаны ). На вход 14 (фиг. 1) подаетс  сигнал логической «1, который через элемент ИЛИ 16 подаетс  на вход элемента И 2. Импульсы 23 (фиг. 2) с выхода генератора 1 поступают через элемент И 2 на счетчик 3 и формирователь 4. С выходов счетчика 3 код адреса поступает в провер емый блок 5 (на фиг. 2 показан только импульс 24 младшего разр да адреса). С выхода формировател  4 в блок 5 поступают импульсы 25 управлени . Считанна  из блока 5 информаци  контролируетс  блоком 6 по четности . В случае четной информации триггер 7 устанавливаетс  в «1, на его инверсном выходе - логической «О, работа устройства прекращаетс  и фиксируетс 

5

сбой. Контрольный разр д блока 5 поступает на вход 34 формировател  8, на вход 33 которого с формировател  22 поступают импульсы 26, в результате чего формирователь 8 начинает формирование контрольного кода. При считывании информации из блока 5 по последнему адресу на выходе формировател  8 формируетс  код, равный эталонному коду в блоке 10. Блок 9 сравнива0 ет их и выдает импульс 27, поэтому на выходе элемента И 11 логический «О (импульс 28), и триггер 12 сбо  не фиксирует. В случае неравенства кодов с выходов 31 формировател  8 и блока 10 блок 9 выдает логическую «1 (импульс 27, показанный на

фиг. 2 пунктиром) и происходит установка в «1 триггера 12. Сигнал с инверсного выхода триггера 12 прекращает работу устройства , и фиксируетс  неисправность в адресной части. Эталонный код дл  каждого

0 блока 5 пам ти определ етс  на этапе записи информации в него и устанавливаетс  предварительно в блоке 10. С выхода формировател  4 сигнал подаетс  также на вход элемента И 11 дл  того, чтобы по последнему адресу не формировать ложного сигнала сбо , пока не будет сформирован контрольный код.

Описанный режим позвол ет определить исправность или неисправность информационной и адресной части блока 5 пам ти.

п В случае обнаружени  неисправности адресной части блока 5 пам ти дл  определени  неисправного разр да адреса используетс  режим диагностики. Дл  этого на входе 14 устанавливаетс  логический «О, а на вход 15 кратковременно подаетс  сигнал

5 логической «1. Происходит установка в «1 триггера 17, и тактовые импульсы начинают поступать на счетчик 3 адреса, формирователи 22 и 4, на выходе элемента И 11 - логический «О. Одновременно происходит прибавление « + 1 в счетчик 18 и, поскольку на первом выходе дешифратора 19 по вл етс  логическа  «1, происходит чтение из первой  чейки блока 5. На выходе блока 20 по вл етс  логическа  «1 и формирователь 21 вырабатывает импульс 29,

5 по заднему фронту которого триггер 17 сбрасываетс  и работа устройства прекращаетс . Далее оператор сравнивает контрольный код на выходе блока 13 с эталонным дл  младшего разр да адреса. При равенстве кодов кратковременно подаетс  сигнал логичес0 кой «1 на вход 15, описанный процесс повтор етс , но информаци  уже считываетс  из двух  чеек блока 5 пам ти. Сравнивают контрольный и эталонный коды дл  следующего разр да адреса и т. д. Количество

г сравнений, необходимых дл  диагностики адресной части блока 5 пам ти, равно количеству разр дов адреса, что значительно меньше, чем применение эталона с равным объемом пам ти. Таким образом произво0

дитс  определение неисправного разр да адреса, начина  с младшего. В случае неравенства кодов делаетс  вывод о неисправности соответствующего разр да адреса.

Сдвиг в регистре 30 формировател  8 происходит по заднему фронту импульса 26, когда на входе 34 уже имеетс  сигнал с блока 5 пам ти.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  блоков пам ти, содержащее блок задани  эталонов, счетчик адреса, формирователь импульсов считывани , блок контрол  четности, триггеры, первый блок сравнени , элементы И и генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, выход которого подключен к входу формировател  импульсов считывани , счетному входу счетчика адреса и первому входу второго элемента И, второй вход которого подключен к выходу первого блока сравнени , одни из входов которого подключены к выходам блока задани  эталонов, второй и третий входы первого элемента И соединены соответственно с инверсными выходами первого и второго триггеров, вход установки в «1 первого триггера подключен к выходу блока контрол  четности, одни из входов которого  вл ютс  информационными входами устройства, а другой вход - входом контрольного разр да устройства, выходом обращени  которого  вл етс  выход формировател  импульсов считывани , выходы счетчика адреса  вл ютс  адресными выходами устройства, отличающеес  тем, что.

   0

   5

   с целью повыщени  достоверности контрол , в устройство введены третий триггер, второй блок сравнени , формирователь контрольного кода, счетчик импульсов, дешифратор , формирователь импульсов сброса, формирователь управл ющих импульсов, блок индикации и элемент ИЛИ, выход которого соединен с четвертым входом, первого элемента И, первый вход элемента ИЛИ подключен к пр мому выходу третьего триггера , вход сброса которого соединен с выходом формировател  импульсов сброса, вход которого подключен к выходу второго блока сравнени , одни из входов которого соединены с выходами дешифратора, входы которого подключены к выходам счетчика импульсов , вход формировател  управл ющих импульсов соединен с выходом первого элемента И, а выход - с управл ющим входом формировател  контрольного кода, информационный вход и выходы которого подключены соответственно к другому входу блока контрол  четности и к другим входам первого блока сравнени  и одним из входов блока индикации, другие входы которого соединены с выходами блока задани  эталонов , другие входы второго блока сравнени  подключены к выходам счетчика адреса , вход установки в «1 второго триггера соединен с выходом второго элемента И, второй вход которого подключен к выходу 0 формировател  импульсов считывани , а третий вход - к инверсному выходу третьего триггера, вход установки которого и счетный вход счетчика импульсов объединены и  вл ютс  тактовым входом устройства, входом запуска которого  вл етс  второй вход элемента ИЛИ.

   0

   5

   JZ7

   /

   N V

   f f

   N/

   J/

   J2

   n

   ериг.З