SU769642A1 - Устройство дл контрол пам ти - Google Patents

Description

1

Изобретение относитс  к области запоминающих устройств.

Известны устройства дл  контрол  пам ти 1 , 2 .

Одно из известных устройств со- 5 держит схему пуска-останова, счетчик адресов, схему сравнени  адреса и схему формировани  кода чисел р.} .

Недостатком этого устройства  вл етс  отсутствие контрол  взаимного 10 вли ни  информации, записанной в одном разр де всех адресов накопител  .

Из известных устройств наиболее близким техническим решением к изоб- 5 ретению  вл етс  устройство дл  контрол  пам ти, содержащее формирователь адресных сигналов, схему сравнени  адресов, блок пуска-останова, имитатор ввода конечного адреса, 20 имитатор ввода начального адреса, формирователь числовых сигналов, схему сравнени  чисел, блок управлени  , причем первый и второй входы схемы сравнени  адресов соединены 25 соответственно с выходами формировател  адресных сигналов и имитатора ввода конечного адреса, а выход с первыми входами блока управлени  и формировател  числовых сигналов, 30

второй вход которого подключен к первому выходу блока управлени  и первому входу формировател  адресных сигналов, второй вход которого соединен с выходом блока, пуска-останова, третий вход - с третьими входами блока управлени  и формировател  числовых сигналов, четвертый вход с выходом имитатора ввода начального адреса, а п тый вход - со вторым входом блока управлени , четвертый вход формировател  числовых сигналов соединен со входом устройства и первым входом, а выход - со вторым входом схемы сравнени  чисел, третий вход которой подключен ко второму выходу блока управлени  .

Недостатками этого устройства  вл етс  то, что в нем требуетс  ручна  установка каждой провер емой комбинации чисел, а также невозможность вы влени  этапов проверки, на которых произошел сбой, и проверки на хранение информации, что снижает функциональные возможности устройства и его быстродействие.

Целью изобретени   вл етс  повышение быстродействи  и расширение функциональных возможностей устройства .

Поставленна  цель достигаетс  тем, что предложенное устройство содержит счетчик, триггер, дешифратор, два элемента И, элемент ИЛИ. Выход счетчика соединен со входом дешифратора , выход которого подключен ко входу триггера, выход и вход которого и входы дешифратора и счетчика соединены соответственно со вторым, третьим и четвертым входами и -первым выходом блока управлени , первый и третий выходы которого подключены к первым входам элементов И, вторые входы которых соединены с первым выходом схемы сравнени  чисел, четвертый вход которой подключен к выходу первого элемента И, а второй выход - к цервому входу элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом второго элемента И и входом блока пускаостанова .

На чертеже изображена структурна  схема предложенного устройства.

Устройство содержит формирователь адресных сигналов 1, схему сравнени  адресов 2, блок пуска-останова 3, имитатор ввода начального адреса

4,имитатор ввода конечного адреса

5,формирователь числовых сигналов

6,схему сравнени  чисел 7, блок управлени  8, счетчик 9, триггер 10, дешифратор 11, первый 12 и второй

13 элементы И и элемент ИЛИ 14.

Первый и второй входы схемы сравнени  адресов 2 соединены соответственно с выходами формировател  и имитатора ввода конечного адреса 5, а выход - с первыми входами формировател  б и блока управлени  8. Первый вход формировател  1 подключен ко второму входу формировател  6, первому выходу блока управлени  8, первому входу второго элемента И 13 и входу счетчика 9, второй вход - к выходу блока пуска-останова 3, третий вход - к третьим входам формировател  6 и блока управлени  8 и входу триггера 10, четвертый вход - к выходу имитатора ввода начального адреса 4, а п тый вход - ко второму входу блока управлени  8 и выходу счетчика 9. Четвертый вход формировтел  6 соединен со входом устройства и первым входом, а выход - со вторым входом Схемы сравнени  чисел

7,третий вход которой подключен ко второму выходу блока управлени  8. Выход счетчика 9 соединен с четвертым входом блока управлени  8 и входом дешифратора 11, выход которого подключен ко входу триггера 10. Третий выход блока управлени  8 соединен с первым входом элемента И 12. . Вторые входы элементов И 12 и 13 под .ключены к первому выходу схемы сравнени  чисел 7, четвертый вход которой соединен с выходом элемента И 12 а второй выход - с первым входом

элемента ИЛИ 14, второй вход которого соединен с выходом элемента И 13, а выход - со входом блока пуска-останова 3.

Устройство работает следующим образом .

Первоначально формирователь 1, триггер 10, счетчик 9 устанавливаютс  в нуль(цепи обнулени  не показаны ) .

В работе устройства различают два цикла работы.

В первом цикле при пуске устройства формирователь 1 производит перебо всех адресов, начина  от начального адреса, устанавливаемого имитатором ввода начального адреса 4, до конечного адреса, устанавливаемого имитатром ввода конечного адреса 5, Блок управлени  8 формирует сигналы записи , поступающие в накопитель, по всем адресам, а формирователь 6 формирует число нуль. Таким образом, в первом цикле происходит запись О по всем адресам каждого разр да нако питёл . При достижении формирователе 1 конечного адреса на выходе схемы сравнени  адресов 2 формируетс  сигнал , по которому блок управлени  8 формирует сигналы считывани  и управл ет работой формировател  1, обеспечива  повторный перебор .всех адресов накопител . Считанные сигналы из накопител  поступают на вход устройства и на первый вход схемы сравнени  чисел 7, а на второй вход сигналы с формировател  6. Результат сравнени  поступает со схемы сравнени  чисел 7 на второй управл ющий вход элемента И 13, по первому управл ющему входу которого поступает разрешение на контроль первого цикла, формируемое блоком управлени  8. При наличии ошибки при считывании нулей по адресам накопител  элемент И 13 формирует сигнал, поступающий iia вход. элемента ИЛИ 14, выходной сигнал которого, поступа  на вход блока пуска-останова 3, прерывает работу устройства.

Если ошибки в считанной информации не 6fcino в первом цикле работы устройства, то начинаетс  второй цикл работы устройства, называемый долблением.При этом блок управлени  В подготавливает формирователь 1 к реверсу и одновременно запускает п-разр дный счетчик 9. При этом триггер 10 по второму входу блока управлени  8 разрешает формирование сигнала записи, который формируетс  в течение всех 2 тактов заполнени  счетчика 9.

В эти моменты блок управлени  8 запрещает изменение состо ни  формировател  1. Таким образом, происход т 2 тактов записи (долбление по конечному адресу, в котором осталс  формирователь 1 после первого цикла работы. Формирователь 6, управл емый сигналом с выхода дешифратора 11 и первого выхода блока управлени  8, формирует число 1. Такимобразом, происходит долбление единицей по конечному адресу накопител .

При достижении счетчиком 9 состо ни , равного 2 , на выходе дешифратора 11 формируетс  сигнал, который поступает на п тый вход формировател  1 и разрешает изменение адреса на 1 и одновременно мен ет состо ние триггера 10, сигнал с выхода котрого , поступа  на второй вход блока управлени  8, совместно с сигналом, поступающим на четвертый вход блока управлени  8 со счетчика 9, разрешает формирование блоком управлени  8 сигнала считывание 1 по нулевому (СОСТОЯНИЮ счетчика 9 и считывание 2 по конечному состо нию счетчика 9 Таким образом, по сигналу считывание 1 из (2 - 1) адреса, где N количество провер емых адресов накопител , из накопител  считываетс  нуль, который был .записан ранее в первом цикле, а по сигналу считывание 2 происходит повторное считывание по тому же (2 - 1) адресу накопител , т.е. повторное считывание происходит через некоторый промежуток времени, что позвол ет проверить режим хранени  информации в иакопителе . В режиме считывание 1 теста долблени  сигнал с выхода блока управлени  8, поступа  на первый управл ющий вход элемента И 12 одновременно с сигналом ошибки, формируемым схемой сравнени  чисел 7, запоминаетс  схемой сравнени  чисел 7 и не приводит к останову работы устройства, и только в режиме считывание 2 сигнал со второго выхо да блока управлени  8, поступа  на третий вход схемы сравнени  чисел 7, опрашивает ее. Если ранее была обнаружена ошибка при считывании 1 или при считывании 2, то схема сравнени  чисел 7 формирует сигнал, поступающий на первый управл ющий вход элемента ИЛИ 14, который прекращает работу устройства. При этом индицируетс  неисправный адрес, разр д , число долблени , момент возникновени  ошибки при долблении: при считывании 1 или после хранени  информации по считыванию 2 (цепи индикации не показаны).

Если останов при долблении по 2 адресу не произошел, то цикл работы устройства повтор етс , только долбление единицей происходит по. .адресу (2 - 1), а считывание нул  из (2 - 2) адреса и т.д. до нулевого (начального) адреса формировател  1 К этому моменту во всем накопителе по всем адресам записаны 1. При этом схема сравнени  адресов 2 при

достижении нулевого (начального) адреса формирователем 1 вырабатывает сигнал сравнени  на первом входе блока управлени  8 и подготавливает формирователь к реверсу, и цикл работы , повтор етс , но при этом формирователь б формирует число О на запись при долблении нул , так как схема сравнени  адресов 2 измен ет его состо ние .

. Таким образом после долблени 

1 по всем адресам накопител , начина  со старшего и до нулевого (начального ) , повтор етс  цикл долблени  нулем также по всем адресам, начина  с нулевого (начального) до старшего

5 адреса накопител .

Технико-экономические преимущества описываемого устройства заключаютс  в том, что оно исключает ручную установку чисел накопител  при проверке взаимного вли ни  информации, записанной в одном разр де всех адресов , позвол ет вы вить этапы проверки , на которых произошел сбой, и индицировать неисправный адрес, а также обеспечивает проверку на хранение информации в пам ти, что повышает быстродействие и расшир ет функциональные возможности устройства.

3D

Claims (1)

1.Авторское свидетельство СССР № 318946, кл. G 11 С 29/00, 1968.

2,Авторское свидетельство СССР №407398, кл..G 11 С 29/00, 1972 (прототип).