SU723676A1 - Устройство дл контрол посто нной пам ти - Google Patents

Устройство дл контрол посто нной пам ти Download PDF

Info

Publication number
SU723676A1
SU723676A1 SU782615856A SU2615856A SU723676A1 SU 723676 A1 SU723676 A1 SU 723676A1 SU 782615856 A SU782615856 A SU 782615856A SU 2615856 A SU2615856 A SU 2615856A SU 723676 A1 SU723676 A1 SU 723676A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
trigger
output
bus
memory
Prior art date
Application number
SU782615856A
Other languages
English (en)
Inventor
Анатолий Михайлович Кащич
Николай Павлович Матвиенко
Виктор Иосифович Поздняков
Евгений Васильевич Нипот
Original Assignee
Конотопский Ордена Трудового Красного Знамени Электромеханический Завод "Красный Металлист"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Конотопский Ордена Трудового Красного Знамени Электромеханический Завод "Красный Металлист" filed Critical Конотопский Ордена Трудового Красного Знамени Электромеханический Завод "Красный Металлист"
Priority to SU782615856A priority Critical patent/SU723676A1/ru
Application granted granted Critical
Publication of SU723676A1 publication Critical patent/SU723676A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)

Description

I
Изобретение относитс  к запоминающим устройствам.
Известно устройство, содержащее блок пам ти, регистр на триггерах со счетными входами J. . Однако с его помощью невозможно обнаружить отказы типа посто нна  единица .
Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  контрол  посто нной пам ти, содержащее блок свертки по модулю два, элемент И-НЕ и триггер, первый вход элемента И-НЕ подключен к одной из управл ющих шин, второй - к выходу блока свертки по модулю два. Входы последнего соединены .с входами устройства, первый вход триггера подключен к выходу элемента И-НЕ, бторой - к шине начальной установки, а выходы - к выходам устройства 2 .
Однако в прсжессе работы этого устройства отсутствует возможность контрол  правильности считывани  программы с выходов блока посто нной пам ти. Крометого , дл  контрол  аппаратурной части блока посто нной пам ти используютс  дополнительные комавды.
Целью изобретени   вл етс  повышение надежности устройства.
.Достигаетс  это тем, что устройство содержит счетный триггер и дополнительный элемент И-НЕ, причем счетный вход счетного триггера подключен к выходу блока свертки по модулю два, управл ющий вход - к шине начальной установки, а выход - к первому входу дополнительногч элемента И-НЕ, второй вход которого соединен с другой управл квдей шинсй , а выход дополнительного Элемента И-НЕ подключен к третьему входу триггера .
На приведена блок-схема устройства .
Устройство содержит блок 1 свертки по модулю два, выполненный по пирамидальной схеме и имеющий выход 2, счетный триггер 3, элемент И-НЕ 4, дополнительный элемент И-МЕ 5, первую 6 и вторую 7 управл ющие шины, триггер 8 и шину 9 начальной установки. Входы устройства подключаютс  в блоку Ю по сто нной пам ти. Первый вход элемента 4 под-. ключен к шине 6, второй к выходу 2 блока 1. Первый вход триггера 8 подключен к выходу элемента И-НЕ 4, второй - к шине 9. Счетный вход триггера 3 подключен к выходу 2 блока 1, управл ющий вход - к шине 9, а выход - к первому входу элемента И-НЕ 5, второй вход которого соединен с шиной 7, а вы ход элемента И-НЕ 5 подключен к третьему входу триггера 8. 13ЛОК 1 свертки . по модулю два может быть выполнен, например, на элемен тах Исключающее ИЛИ и т.п. Устройство работает следующим образом .. Перед считыванием информации с блока 10 посто нной пам ти сигналом начальной установки по шине 9 триггер 8 устанавливаеах;  в состо ние отсутстви  отказа, а счетный триггер 3 - в пололш ние, равное контрольной сумме свертки п модулю два всех разр дов блока 10 посто нной пам ти. При подаче на вход блока посто нной пам ти кода адреса.и импульса запроса с его выходов считываетс  и поступает информаци  через блок 1 на счетный вход триггера 3. Пос ле считывани  всей информации с блока 10 посто нной пам ти, в случае отсутст ви  в его работе: сбо  счетный триггер 3 установитс  в состо ние О. При этом Элемент И-НЕ не сработает при поступлении на шину 7 сигнала опроса равного единице. Данный сигнал поступает один раз, например, в конце цикла считывани  всей информации с блока 10 посто нной пам ти. При нарушении работы аппаратурной части блока посто н1юй пам ти или сбое в его программе счетный триггер 3 установитс  в состо ние 1. Это приведет к срабатыванию элемента И-НЕ под действием сигнала на шине 7 и, соответственно, к выдаче сигнала триггером 8 о неисправной работе блока 1О посто нной пам ти. Контроль отказов типа генерации посто нной на выходах блока 10 .посто нной пам ти производитс  между поступлением на его вход кода адреса и имщгльса- запроса, т.е. в промежутке между считыванием информации. Данный контроль обеспечиваетс  элементами И-НЕ 4 и сигналами, поступающими на шину 6. При отсутствии отказов типа генерации ПОСТОЯНЕЮЙ 1 на выходах блока 10 посто нной пам ти в промежутке между считыванием информации , на выходе блока 1 будет отсутствовать сигнал. Если один из входов блока 10 посто нной пам ти вьш1ел из стро  таким образом, что на его выходе присутствует посто нна  1, то этот сигнал по витс  на входе элемента И-НЕ 4 , между считывани ми информации с блока 10 посто нной пам ти. Элемент И-НЕ 4 сработает под действием управл ющего сигнала, поступающего на шину 6, и с помощью триггера 8 выдает сигнал о неисправной работе блока посто нной пам ти. На шину 6 сигналы поступают между считывани ми информации с блока посто нной пам ти на каждой команде управлени . Таким образом, контроль как аппаратурной части блока Ю посто нной пам ти, так и программы, считываемой с его выходов , дает возможность увеличить достоверность контрол . Это особенно важно дл  использовани  блока 10 посто нной пам ти в управл ющих логических автоматах , предназначенны.х дл  автоматизации технологических процессов, где не обнаруженные сбои в блоке программы  вл ютс  недопустимыми. Формул.а изобретени . Устройство дл  контрол  посто нной пам ти, содержащее блок свертки по модулю два, элемент И-НЕ и триггер, причем первый вход Элемента И-НЕ подключен к одной из управл ющих щин, второйк выходу блока свертки по модулю два, входы которого соединены с входами устройства , первый вход триггера подключен к выходу элемента И-НЕ, второй - к шине начальной установки, а выходы - к выходам устройства, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит счетный триггер и дополнительный элемент И-НЕ, причем счетный вход счетного триггера подключен к выходу блока сверт. ки по модулю два, управл ющий вход - к шине начальной установки, а выход - к первому входу дополнительного элемента И-НЕ, второй вход которого соединен .с
другой управл ющей шиной, а выход дополнительного элемента И-НЕ подключен к третьему входу триггера.
Источники информацги, прин тые во внимание при экспертизе
1.Авторское свидетельство СССР
364967, кл, G 11 С 29/ОО, 1971.
2.Отчет по разработке блока контрол  проверки ДЗУ ПЭЗ 008. 114 93. Московский завод САМ, 1975 (прототип).
г I .
ю
-гК
5 6

Claims (1)

  1. Формула изобретения.
    При этом элемент И-НЕ не сработает при поступлении на шину 7 сигнала опро- 4θ са равного единице. Данный сигнал поступает один раз, например, в конце цикла считывания всей информации с блока 10 постоянной памяти. При нарушении работы аппаратурной части блока посто- 45 янной памяти или сбое в его программе счетный триггер 3 установится в состояние l”. Это приведет к срабатыванию элемента И-НЕ под действием сигнала на шине 7 и, соответственно, к выдаче сигнала триггером 8 о неисправной работе блока 10 постоянной памяти.
    Контроль отказов типа генерации постоянной *1* на выходах блока 10 .пос- 55 тоянйой памяти производится между поступлением на его вход кода адреса и импульса- запроса, т.е. в промежутке между, считыванием информации.
    Устройство для контроля постоянной памяти, содержащее блок свертки по модулю два, элемент И-НЕ и триггер, причем первый вход Элемента И-НЕ подключен к одной из управляющих шин, второй к выходу блока свертки по модулю два, входы которого соединены с входами устройства, первый вход триггера подключен к выходу элемента И-НЕ, второй - к шине начальной установки, а выходы - к выходам устройства, отличающееся тем, что, с целью повышения надежности устройства, оно содержит счетный триггер и дополнительный элемент И-НЕ, причем счетный вход счетного триггера подключен к выходу блока свертки по модулю два, управляющий вход - к шине начальной установки, а выход - к первому входу дополнительного элемента И-НЕ, второй вход которого соединен .с другой управляющей шиной, а выход дополнительного элемента И-НЕ подключен к третьему входу триггера.
SU782615856A 1978-05-16 1978-05-16 Устройство дл контрол посто нной пам ти SU723676A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782615856A SU723676A1 (ru) 1978-05-16 1978-05-16 Устройство дл контрол посто нной пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782615856A SU723676A1 (ru) 1978-05-16 1978-05-16 Устройство дл контрол посто нной пам ти

Publications (1)

Publication Number Publication Date
SU723676A1 true SU723676A1 (ru) 1980-03-25

Family

ID=20764691

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782615856A SU723676A1 (ru) 1978-05-16 1978-05-16 Устройство дл контрол посто нной пам ти

Country Status (1)

Country Link
SU (1) SU723676A1 (ru)

Similar Documents

Publication Publication Date Title
US5408645A (en) Circuit and method for detecting a failure in a microcomputer
US4670876A (en) Parity integrity check logic
SU723676A1 (ru) Устройство дл контрол посто нной пам ти
US4234955A (en) Parity for computer system having an array of external registers
JP3512442B2 (ja) 記憶装置の試験用エラー発生制御装置
SU1405059A1 (ru) Устройство дл контрол цифровых блоков
SU1365088A1 (ru) Устройство дл сопр жени магистралей
SU1317442A1 (ru) Устройство дл контрол выполнени тестовой программы
SU783795A2 (ru) Процессор
SU1305682A1 (ru) Устройство дл фиксации сбоев ЭВМ
SU1456996A1 (ru) Устройство дл контрол блоков пам ти
SU1335933A1 (ru) Устройство дл программного управлени
SU1223233A1 (ru) Устройство дл контрол однотипных логических узлов
SU1608666A1 (ru) Устройство дл контрол ЭВМ
SU1325417A1 (ru) Устройство дл контрол
SU1024920A1 (ru) Микропрограммное устройство управлени
SU750748A1 (ru) Устройство дл контрол оконечных блоков системы передачи данных
SU622097A1 (ru) Устройство дл контрол монтажных схем
SU1439598A1 (ru) Устройство дл контрол дуплексно вычислительной системы
SU1151977A1 (ru) Устройство дл ввода информации
SU1462325A1 (ru) Устройство дл контрол последовательности выполнени модулей программ
SU712960A1 (ru) Устройство дл контрол дешифраторов
SU1243032A1 (ru) Запоминающее устройство с самоконтролем
SU407398A1 (ru)
SU1316053A1 (ru) Устройство дл контрол блоков пам ти