SU712960A1 - Устройство дл контрол дешифраторов - Google Patents
Устройство дл контрол дешифраторов Download PDFInfo
- Publication number
- SU712960A1 SU712960A1 SU782645123A SU2645123A SU712960A1 SU 712960 A1 SU712960 A1 SU 712960A1 SU 782645123 A SU782645123 A SU 782645123A SU 2645123 A SU2645123 A SU 2645123A SU 712960 A1 SU712960 A1 SU 712960A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- decoder
- elements
- output
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
1
Изобретение относитс к области вычислительной техники, а именно к средствам контрол правильности функционировани дешифраторов.
Дл обнаружени ошибок в работе дешифраторов используютс различные устройства , осуш,ествл ющие контроль дублированием , контроль восстановлением входов , контроль путем проверки выходов, контроль с помошью образовани контрольных разр дов и проверки контрольных разр дов и выходов 1.
Недостаток - невозможность полного логического контрол .
Известно также устройство дл контрол дешифраторов, содержаш,ее шифратор, выполненный на элементах ИЛИ, входы которых соединены с выходами контролируемого дешифратора, элементы сравнени , одни входы которых соединены со входами контролируемого дешифратора, другие - с выходами шифратора и элемент ИЛИ, соответствуюшие входы которого подключены к выходам элемента сравнени 2.
Недостаток устройства - невозможность осуш,ествлени полного контрол .
С целью расширени функциональных возможностей в устройство дл контрол дешифраторов, содержашее шифратор, выполненный на элементах ИЛИ, входы которых соединены с выходами контролнруемого дешифратора, элементы сравнени , одни входы которых соединены со входами контролируемого дешифратора, другие - с выходами шифратора, и элемент ИЛИ, соответствуюш ,ие входы которого подключены к выходам элемента сравнени , введен пороговый элемент, причем выходы контролируемого дешифратора соединены со входами порогового элемента, выход которого нодключен к дополнительному входу элемента ИЛИ.
Сущность изобретени по сн етс чертежом , где изображена функциональна схема устройства дл контрол дешифраторов. Оно содержит информационные входы 1-3 дешифратора 4, выходы 5-И дешифратора .4, соединенные со входами шифратора,
реализованного на логических элементах ИЛИ 12-14, элементы сравнени 15-17, входы которых соединены со входами дешифратора 4 и с выходами элементов ИЛИ 12-14, пороговый элемент 18, соединенный
с каждым нз выходов дешифратора 4, логический элемент ИЛИ 19, с помошью которого объедин ютс выходы элементов сравнени 15-17 и порогового элемента 18. Логика работы дешифратора по сн етс
следующей таблицей истинности.
Номера столбцов таблицы соответствуют номерам входных и выхохт.ных шин дешифратора .
Устройство дл контрол дешифраторов работает следуюш,им образом.
При отсутствии неисправности в дешифраторе 4 сигналы на выходе элементов ИЛИ 14, 13, 12 будут совпадать с сигналами на входах 1, 2, 3 соответственно. При этом сигналы на выходах элементов сравнени 15, 16, 17 и выходе порогового элемента 18, а следовательно, и на выходе 20 отсутствуют. Паиример, входной комбинации 001 соответствует комбинаци 1000000 на выходах дешифратора 4, т. е. на выходной шине 5 выделитс информационный сигнал, который затем поступит на выход логического элемента ИЛИ 12 шифратора. На выходах других логических элементов ИЛИ 13, 14 сигналы будут отсутствовать. При этом на оба входа элемента сравнени 15 будут поданы 1, а на остальные входы элементов сравнени 16, 17 поступ т 0. Элемент сравнени выдает на свой выход сигнал только в том случае, если на его входах будут разные сигналы. Таким образом, при данной входной комбинации и правильной работе контролируемого дешифратора 4 сигналы на выходах элементов сравнени 15, 16, 17 будут равны О, а следовательно, на выходе логического элемента ИЛИ 19 они также будут отсутствовать. При ошибке типа перерождени комбинаци сигналов на выходах элементов ИЛИ 12, 13, 14 будет отличатьс от той, что имеетс на входах 1, 2, 3 дешифратора. Допустим, в данном нримере сигнал по витс не на выходной шине 5, а на шине 6, тогда этот сигнал пройдет на выход элемента ИЛИ уже не 12, а 13, и на входы каждого из элементов сравнени 15
и 16 будут поданы разные сигналы 1 и 0. Поэтому эти элементы выдадут сигналы ошибки, которые в виде суммарного сигнала по в тс на выходе логического элемента ИЛИ 19. При возникновении ошибки типа возбуждени дополнительных шин, т. е. если на выходах дешифратора 4 по витс более одного сигнала, сработает пороговый элемент 18, который по логике работы выдает сигнал только тогда, когда на любые его входы поступит 2 или более сигнала. При этом на выходе 20 устройства контрол также по витс сигнал ошибки.
Таким образом, предложенное устройство позвол ет обнаруживать любые возможные логические ошибки в работе дешифратора.
Claims (2)
1.Селлерс Ф. Методы обнаружени ошибок в работе ЭЦВМ, М., «Мир, 1972, с. 233.
2.Авторское свидетельство СССР № 226275, кл. G 06F 5/02, 1967.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782645123A SU712960A1 (ru) | 1978-07-19 | 1978-07-19 | Устройство дл контрол дешифраторов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782645123A SU712960A1 (ru) | 1978-07-19 | 1978-07-19 | Устройство дл контрол дешифраторов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU712960A1 true SU712960A1 (ru) | 1980-01-30 |
Family
ID=20777284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782645123A SU712960A1 (ru) | 1978-07-19 | 1978-07-19 | Устройство дл контрол дешифраторов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU712960A1 (ru) |
-
1978
- 1978-07-19 SU SU782645123A patent/SU712960A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3485467D1 (de) | Selbstpruefende rechnerschaltungsanordnung. | |
GB1280550A (en) | Error detection and correction system | |
US4224681A (en) | Parity processing in arithmetic operations | |
SU712960A1 (ru) | Устройство дл контрол дешифраторов | |
GB1444513A (en) | Control method using computers operating in parallel | |
SU873235A1 (ru) | Дешифратор | |
RU1805466C (ru) | Устройство микропрограммного управлени с контролем | |
JPS58195971A (ja) | 比較回路の誤り検出方式 | |
SU982099A1 (ru) | Запоминающее устройство с контролем цепей коррекции ошибок | |
SU605217A1 (ru) | Устройство дл переключени резервных блоков системы | |
SU963107A2 (ru) | Устройство дл контрол блока пам ти | |
SU819995A1 (ru) | Резервированное устройство | |
SU1501060A1 (ru) | Самодиагностируемый парафазный элемент И | |
SU519863A1 (ru) | Трехканальное мажоритарное резервированное логическое устройство | |
SU608154A1 (ru) | Устройство дл сравнени -разр дных двоичных чисел | |
SU840886A1 (ru) | Устройство дл сравнени двух -разр дныхчиСЕл | |
SU842968A1 (ru) | Устройство дл контрол регистраСдВигА | |
SU1451780A1 (ru) | Трехканальное мажоритарное резервированное запоминающее устройство | |
SU788378A1 (ru) | Устройство контрол кода "1 из | |
SU1594533A1 (ru) | Микропрограммное устройство управлени с контролем и восстановлением | |
SU857995A1 (ru) | Микропрограммное устройство управлени | |
SU999114A1 (ru) | Оперативное запоминающее устройство типа @ с обнаружением и исправлением ошибок | |
SU723676A1 (ru) | Устройство дл контрол посто нной пам ти | |
SU363201A1 (ru) | Библиотека | |
SU1471193A1 (ru) | Устройство дл контрол оптимальных Р-кодов Фибоначчи |