SU840886A1 - Устройство дл сравнени двух -разр дныхчиСЕл - Google Patents
Устройство дл сравнени двух -разр дныхчиСЕл Download PDFInfo
- Publication number
- SU840886A1 SU840886A1 SU792734313A SU2734313A SU840886A1 SU 840886 A1 SU840886 A1 SU 840886A1 SU 792734313 A SU792734313 A SU 792734313A SU 2734313 A SU2734313 A SU 2734313A SU 840886 A1 SU840886 A1 SU 840886A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- code
- bit
- inputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Hardware Redundancy (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
1
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в след щих систе- , мах, устройствах автоматики, системах поиска и обработки данных.
Известно устройство дл сравнени двух многоразр дных кодов, содержащее блок сравнени , элементы НЕ и И, выходы блока сравнени подключены к входам элементов НЕ, выходы элементов НЕ - к входу элемента И. Устройство имеет три выхода, каждый из выходов соответствует определенному соотношению между кодами l .
Недостатком устройства вл етс наличие двух дополнительных элементов НЕ и трех разр дных выходов, что увеличивает количество межсоединений и паек, снижает надежность и увеличивает стоимость устройства.
Наиболее близким по технической сущности к предлагаемому вл етс устройство сравнени , которое содержит блок сравнени , элементы ИЛИ-НЕ и ИЛИ, выход элемента ИЛИ-НЕ и первый выход блока сравнени подключены к схеме ИЛИ, а первый и второй выходы блока сравнени подключены к пер вому и второму входам элемента ИЛИ-Н соответственно Г21.
Недоста Еком известного устройства вл етс его сложность, так как оно содержит многовходовой элемент ИЛИ-НЕ.
Цель изобретени - упрощение устройства .
Поставленна цель достигаетс тем, что в устройстве дл сравнени двух п-разр дных чисел, содержащее элементы И, ИЛИ, схему сравнени на больше, информационные входы 2, 3, ..., п-го разр дов первой и второй группы входов которой соединены с входными шинами 2, 3, ... п-го разр дов первого и второго операндов соответственно , входна шина первого разр да первого операнде соединена с первым входом элемента ИЛИ, выход которого подключен к информационному входу первого разр да первой группы входов, входна шина первого разр да второго операнда подключена к первому входу элемента И, выход которого соединен с информационным входом первого разр да .второй группы входов, вторые входы элементов И и ИЛИ подключены к первому и второму управл ющим входам соответственно.
Claims (1)
- На чертеже представлена блок-схема устройства. 8 Устройство содержит элемент ИЛИ 1 схему 2 сравнени на больше, элемент И 3, входные шины первого операнда 4, 4, ... 4, входные шины второго операнда 5 , 5, . .. 5 управл ющие входы 6 и 7, выход устройства 8. Устройство работает следующим образом . Элемент ИЛИ 1 своим выходом подключен ко входу младшего разр да пер вого кода схемы 2 сравнени . Элемент И 3 овоим выходом подключен к входу - младшего разр да второго кода на схемы 2 сравнени . Схема 2 сравнени функционально обеспечивает определение , большего кода, причем при подаче на группу входов кода А большего кода, на выходе схемы 2 сравнени формируетс сигнал: код А больше кода В, Выход схемы 2 сравнени вл етс выходом устройства. На вход элемента ИЛИ 1 подаетс младший разр д первого сравниваемого кода. Оста ные его разр ды в пор дке старшинства подаютс на группу входов, нЪход щуюс на схеме 2 сравнени . Младший разр д второго сравниваемого коДа по даетс на вход элемента ИЗ. (Остальные разр ды второго кода подаютс в пор дке старшинства на группу входов схемы 2 сравнени . На вторыеовходы элементов ИЛИ и И в зависимости от желаемого режима разграничени сравниваемых кодов/ .может .подаватьс , единичный, нулевой или динамический сигнал. Если 1, BQ О, то на выхода элементов ИЛИ 1 и И 3 формируютс единичный и нулевой сигналы соответственно и выходкой сигнал полностью определ етс соотношением сравниваемых чисел. Если ад - О, в 1, то на выхода элементов ИЛИ 1 и И 3 формируютс синфазные динамические сигналы, не вли ющие на результат сравнени чисел . Поэтому выходной сигнал по.-преж . нему опрадел етс соотношением чисел . ЕСЛИ ад О, в О или а 1, BQ , или на выходе элемента ИЛИ 1 (первый случай), или на выходе элеме та И 3 (второй случай) формируетс динамический сигнал, который приводит к возникновению динамического сигнала на выходе схемы, сравнени . Таким образом, введение избыточности в младшие разр ды сравниваемых кодов коренным образом измен ет характер работы блока определ ющего большой код поданный на вход А по отношению к коду поданному на вход Б. На выходе устройства формируетс троичный выходной сигнал, сигнализирующий 0: . . () - высоким потенциалом (А в) - нулевым потенциалом (А в) - динамическим выходным сигналом - Д. Использование нового элемента и новйх св зей позвол ет упростить устройство. Формула изобретени Устройство дл сравнени двух п-разр дных чисел, содержащее элементы И, ИЛИ,, схему сравнени на больше , информационные входы. 2, 3, .... п-го разр дов первой-и.второй группы входов которой соединена, с входными шинами 2, 3, ... п-го разр дов i первого и второго операндов соответственно , отличающеес тем, что, с целью, упрощени устройства , в нем входна шина первого разр да первого операнда соединена с первым входом элемента ИЛИ, выход которого подключен к информационному входу первого разр да первой группы входов, входна шина первого разр да второго операнда подключена к первому входу элeмq тa И, выход которого соединен с информационным входом первого разр да второй группы входов,вторые входы элементов И и ИЛИ подключены к первому и второму управл ющим входам соответственно. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 183483, кл. G 06 F 7/04, 1949. 2, Авторское свидетельство СССР № 416688, кл. G 06 F 7/04, 1964 ( прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792734313A SU840886A1 (ru) | 1979-03-06 | 1979-03-06 | Устройство дл сравнени двух -разр дныхчиСЕл |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792734313A SU840886A1 (ru) | 1979-03-06 | 1979-03-06 | Устройство дл сравнени двух -разр дныхчиСЕл |
Publications (1)
Publication Number | Publication Date |
---|---|
SU840886A1 true SU840886A1 (ru) | 1981-06-23 |
Family
ID=20814230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792734313A SU840886A1 (ru) | 1979-03-06 | 1979-03-06 | Устройство дл сравнени двух -разр дныхчиСЕл |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU840886A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110597483A (zh) * | 2019-09-06 | 2019-12-20 | 中国科学院近代物理研究所 | 一种用于fpga比较器的全二进制数据高速比较方法及系统 |
-
1979
- 1979-03-06 SU SU792734313A patent/SU840886A1/ru active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110597483A (zh) * | 2019-09-06 | 2019-12-20 | 中国科学院近代物理研究所 | 一种用于fpga比较器的全二进制数据高速比较方法及系统 |
CN110597483B (zh) * | 2019-09-06 | 2020-09-08 | 中国科学院近代物理研究所 | 一种用于fpga比较器的全二进制数据高速比较方法及系统 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3100835A (en) | Selecting adder | |
EP0171805A2 (en) | High speed digital arithmetic unit | |
DE3681840D1 (de) | Komplementierschaltung fuer binaerzahlen. | |
US3789206A (en) | Threshold logic overflow detector for a three-input adder | |
GB1279355A (en) | Arithmetic and logic unit | |
SU840886A1 (ru) | Устройство дл сравнени двух -разр дныхчиСЕл | |
GB1312791A (en) | Arithmetic and logical units | |
US3818202A (en) | Binary bypassable arithmetic linear module | |
GB1378143A (en) | Data processors | |
GB1203730A (en) | Binary arithmetic unit | |
GB1114503A (en) | Improvements in or relating to data handling apparatus | |
SU726527A1 (ru) | Устройство дл сравнени чисел | |
SU902282A1 (ru) | Устройство дл приема информации по двум параллельным каналам св зи | |
SU1128251A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU796840A1 (ru) | Устройство дл определени положени чиСлА HA чиСлОВОй ОСи | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ | |
SU679977A1 (ru) | Устройство дл сравнени чисел | |
SU932484A1 (ru) | Устройство дл сравнени чисел | |
RU2043651C1 (ru) | Устройство для сложения | |
SU911510A1 (ru) | Устройство дл определени максимального числа | |
SU1141422A2 (ru) | Устройство дл определени фазы спектральных составл ющих исследуемого сигнала | |
SU985781A1 (ru) | Сумматор в коде "М из N | |
SU842798A1 (ru) | Устройство дл сложени и вычитани | |
JPS61275936A (ja) | 条件決定装置 | |
KR950004223B1 (ko) | 2진 보수 발생기 |