(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОКОНЕЧНЫХ БЛОКОВ СИСТЕМЫ ПЕРЕДАЧИ ДАННЫХ Изобретение относитс к радиотехнике и м жет использоватьс дл обмена информацией между блоками радиотехнических систем и процессорами. Известно устройство дл контрол оконечных блоков системы передачи данных, содержащее последовательно соединенные генератор импульсов и датчик адресного сигнала, выход которого подключен ко входам оконечных блоков, каждый из которых состоит из дешифратора адребов, элемента пам ти и коммутатора , выходы которого подключены к ин формационным входам элемента пам ти, управ л ющие входы которого соединены с управл ющими входами коммутатора и выходами дешифратора адресов, вход которого вл етс входом оконечного устройства 1. Однако известное устройство не обеспечивает точность ксштрол целостности соединительных линий и информационной шины как на короткое замыкание, так и на обрыв. Цель изобретени - повышение точности контрол . Дл этого в устройство дл контрол оконечных блоков системы передачи данных, содержаш .ее последовательно соединенные генератор импульсов и датчик адресного сигнала, выход которого подключен ко входам оконечных блоков, каждый из которых состоит из дешифратора адресов, элемента пам ти и коммутатора выходы которого подключены к информационным входам элемента пам ти, управл ющие входы которого соединены с управл ющими входами коммутатора и выходами дешифратора адресов, вход которого вл етс входом оконечного устройства, введены дешифратор контрольного адреса, счетчик циклов, два ключа , ус1шитель, блок сравнени кодов и последовательно соединенные первый элемент И, сумматор по модулю два, второй элемент И и регистр, выход которого подключен к первому входу первого ключа, выход которого соединен со входом счетчика циклов, выход которого подключен к первому входу второго ключа, входу первого элемента И и первому входу блока сравнени кодов, второй вход которого соединен с выходом усилител , при этом выход датчика адресного сигнала подключен ко входу дешифратора контрольного адреса выход которого соединен со вторым входо у| регистра и вто рыми входами первого и второго ключа, выход которого Подключен ко входу усилител , а в каждый оконевдый блок введен элемент И, входы которого соединены с информационными входами элемента пакшти, пр чем выходы элементов И оконеиых блоков подключены ко второму входу сумматора по модулю два. На чертеже изобра кена структурна электрическа схема устройства дл контрол оконеч ,ных блоков системы передачи данных. Устройство содержит генератор импульсов I, датчик адресного сигнала 2, дешифратор контрольного адреса 3, счетчик циклов 4, два ключа 5 и 6, усилитель 7, блок сравнени кодов 8, первый элемент И 9, сумматор по модулю два 10, второй элемент И 11, регистр 12, два. оконечных блока 13 и 14, каждый из которых состоит из дешифратора адресов 15 и 16, элемента пам ти 17 и 18, коммутатора 19 и 20, элемента И 2 и 22, а также информационна шина 23. Устройство дл кон рол оконечных блоков системы перед Ш данных работает сладуюидим образом. В каждом цикле Дешифратор контрольного адреса 3 дешифрирует контрольный адрес. Это адрес (нри условии, что с регистра 12 поступает сшнал исправности через ключ 5) поступ ет на вход счетчика циклов 4, который мен ет код на своем выходе от цикла к циклуКод с выхода счетчика циклов 4 через ключ 6 и усилитель 7 поступает в информационную шину 23 и на один из входов блока сравнени кодов 8. Другой вход блока сравнени кодов 8 подключен непосредстветю к выходу счетчика циклов 4. В , если хот бы два пр вода информационной шины 23 окажутс зако ченными межру собой или какой-либо провод окажетс соедине}шым с корпусом, то в процессе счета наступит такое состо ние счетчика циклов 4, когда нарушитс соответствие между передаваемь1м кодом с выхода счетчика циклов 4 и переданным кодом на выходе усилител 7. В этом случае на выходе блока сравнени кодов 8 по витс сигнал неисправности на короткое замыкание. Этот сигнал пройдет по второму элементу И 11 и зафиксируетс на регистр 12 импульсом контрольного адреса, поступаюшим с выхода дешифратора контрольного адреса 3. Сигнал с выхода регистра 12 закроет ключ 5 и счетчик циклов 4 остановитс в положении, в котором обнаружитс неисправность на короткое замыкание. При отсутствии неисправности на короткое замыкание в процессе счета счетчик циклов 4достигает состо ни максимального кода ( по всем разр дам). В этом случае, ес.ш1 в одном из оконечных блоков 13 или 14 произойдет соединительного провода 1шформационной шины 23, то не выполнитс условие совпадени ед1шиц по всем входам на э))ементах И 21 или 22 и на их выходах по витс сигнал неисправности на обрыв. При этом нарушитс соответствие между выходом первого элемента И 9 и выходами элементов И 21 или И 22 оконечных блоков 13 или 14. Указанное несоответствие вы витс на сумматоре по модулю два 10 и на его выходе по витс сигнал обрыва, который через второй элемент И 11 также будет зафиксирован на регистре 12. По вление неисправности на обрыв, также как и по вление неисправности на короткое замыкание, приведет к тому, что на выходе регистра 12 сформируетс сигнал обшей неисправности. Этот сигнал закроет ключ 5и остановит счетчик циклов 4 в состо нии, при котором обнаружен обрыв соединительной линии информационной Ш1шы 23 в одном из оконечных блоков 13 или 14. Формула и.з обретени Устройство дл контрол оконечных блоков системы передачи данных, содержащее пскледовательно соединенные генератор импульсов и датчик адресного сигнала, выход которого подключен ко входам оконечных блоков, каждый из которых состоит из дешифратора адресов, элемента пам ти и коммутатора, выходы которого подключены к информационным входам элемента пам ти, управл ющие входы которого соединены с управл ющими входами коммутат°Р выходами дешифратора адресов, вход которого вл етс входом оконечного устройства , отличающеес тем, что, с целью повышени точности контрол , введены дешифратор контрольного адреса, счетчик цик ключа, усилитель, блок сравнени кодов и последовательно соединенные первый элемент И, сумматор но модулю два, второй элемент И и регистр, выход которого подключен к первому входу первого ключа, которого соединен со входом счетчика циклов, выход которого подключен к первому входу второго ключа, входу первого элемента И и первому входу блока сравнени кодов, второй вход которого соединен с выходом усилител , при этом выход датчика адресного сигнала подключен ко входу дешифратора контрольного адреса, выход которого соединен со вторым входом регистра и вторыми входами первого и второго ключа, выход которого подключен
ко входу усилител , а в каждый оконечный блок введен элемент И, входы которого соединены с информацио1шыми входами элемента пам ти, причем выходы элементов И оконечных блоков подключены ко второму входу сумматора по модулю два.
7507486
Источники информации, прин тые во внимание при экспертизе 1. Нику И. Д. Стандартные сопр жени внешних устройств микропроцессоров сборник ТИИЭР Техника и применение микропроцессоров , т. 64, 1976, с, 82-85 (прототип)